第十章可编程逻辑器件及应用

1、第第10章章 可编程逻辑器件及应用可编程逻辑器件及应用10.1 概述概述 10.2 可编程阵列逻辑（可编程阵列逻辑（PAL） 10.3 通用阵列逻辑（通用阵列逻辑（GAL）10.4 PLD器件的应用开发简介器件的应用开发简介 10.1 概述概述 可编程逻辑器件可编程逻辑器件(PLD)是是20世纪世纪80年代发展起来的一种通年代发展起来的一种通用的可编程的数字逻辑电路。它是一种标准化、通用的数字用的可编程的数字逻辑电路。它是一种标准化、通用的数字电路器件，集门电路、触发器、多路选择开关、电路器件，集门电路、触发器、多路选择开关、 三态门等器三态门等器件和电路连线于一身。件和电路连线于一身。PLD

2、使用起来灵活方便，可以根据逻使用起来灵活方便，可以根据逻辑要求设定输入与输出之间的关系，也就是说辑要求设定输入与输出之间的关系，也就是说PLD是一种由是一种由用户配置某种逻辑功能的器件。用户配置某种逻辑功能的器件。PLD在制造工艺上，采用过在制造工艺上，采用过TTL、 CMOS、 ECL、静态、静态RAM等技术，器件类型有等技术，器件类型有PROM、 EPROM、PROM、PLA、PAL、GAL、EPLD、CPLD、FPGA等。等。 作为一种理想的设计工具，作为一种理想的设计工具，PLD具有通用标准器件和半定制具有通用标准器件和半定制电路的许多优点，给数字系统设计者带来很多方便。电路的许多优点

3、，给数字系统设计者带来很多方便。下一页返回10.1 概述概述其优点如下：其优点如下： (1) 简化设计。简化设计。 (2) 高性能。高性能。 (3) 可靠性高。可靠性高。 (4) 成本下降。成本下降。 (5) 硬件加密。硬件加密。 10.1.1 PLD器件的基本结构器件的基本结构目前常用的可编程逻辑器件都是从与阵列和或阵列两类基本目前常用的可编程逻辑器件都是从与阵列和或阵列两类基本结构发展起来的，所以从结构上可分为两大类器件：结构发展起来的，所以从结构上可分为两大类器件：PLD器器件和件和FPGA器件。器件。PLD通过修改内部电路的逻辑功能来编程，通过修改内部电路的逻辑功能来编程，FPGA通过

4、改变内部连线来编程。通过改变内部连线来编程。上一页 下一页返回10.1 概述概述PLD是一种可由用户编程的逻辑器件，大多数标准的是一种可由用户编程的逻辑器件，大多数标准的PLD器器件是由两种逻辑门阵列（与阵列和或阵列）组成的。件是由两种逻辑门阵列（与阵列和或阵列）组成的。 PLD的的每个输出都是输入每个输出都是输入“乘积和乘积和”的函数。的函数。PLD的基本结构框图的基本结构框图如如图图10-1所示。所示。PLD的早期产品有的早期产品有PROM、PLA、PAL、GAL等等 4 种结构。种结构。10.1.2 PLD器件的分类及特点器件的分类及特点1. PROM结构结构PROM是由固定的是由固定的

5、“与与”阵列和可编程的阵列和可编程的“或或”阵列组成的，阵列组成的，如如图图10-6所示。与阵列为全译码方式，当输入为所示。与阵列为全译码方式，当输入为I1In时，时，与阵列的输出为与阵列的输出为n个输入变量可能组合的全部最小项，即个输入变量可能组合的全部最小项，即2n个最小项。或阵列是可编程的，如果个最小项。或阵列是可编程的，如果PROM有有m输出，则包输出，则包含有含有m个可编程的或门，每个或门有个可编程的或门，每个或门有2n个输入可供选用，由个输入可供选用，由用户编程来选定。所以，在用户编程来选定。所以，在PROM的输出端，输出表达式是的输出端，输出表达式是最小项之和的标准与或式。最小项

6、之和的标准与或式。 上一页 下一页返回10.1 概述概述无论无论ROM、PROM、EPROM还是还是E2PROM，其功能是作，其功能是作“读读”操作。所以操作。所以ROM主要是作存储器。主要是作存储器。2. PLA（Programmable Logic Array）结构）结构在在ROM中，与阵列是全译码方式，其输出产生中，与阵列是全译码方式，其输出产生n个输入的全个输入的全部最小项。对于大多数逻辑函数而言，并不需要使用输入变部最小项。对于大多数逻辑函数而言，并不需要使用输入变量的全部乘积项，有许多乘积项是没用的，尤其当函数包含量的全部乘积项，有许多乘积项是没用的，尤其当函数包含较多的约束项时，

7、许多乘积项是不可能出现的较多的约束项时，许多乘积项是不可能出现的,这样这样,由于不由于不能充分利用能充分利用ROM的与阵列从而会造成硬件的浪费。的与阵列从而会造成硬件的浪费。 PLA是处理逻辑函数的一种更有效的方法，其结构与是处理逻辑函数的一种更有效的方法，其结构与ROM类似，但它的与阵列是可编程的，类似，但它的与阵列是可编程的， 且不是全译码方式而是部且不是全译码方式而是部分译码方式，只产生函数所需要的乘积项。或阵列也是可编分译码方式，只产生函数所需要的乘积项。或阵列也是可编程的，它选择所需要的乘积项来完成或功能。程的，它选择所需要的乘积项来完成或功能。在在PLA的输出端产生的逻辑函数是简化

8、的与或表达式。的输出端产生的逻辑函数是简化的与或表达式。图图10-7为为 PLA结构。结构。 PLA规模比规模比ROM小，工作速度快，当输出函数包含较多的小，工作速度快，当输出函数包含较多的公共项时，使用公共项时，使用PLA更为节省硬件。更为节省硬件。上一页 下一页返回10.1 概述概述3. PAL(Programmable Array Logic)结构结构PAL是在是在ROM和和PLA基础上发展起来的，它同基础上发展起来的，它同ROM和和PLA一样都采用一样都采用“阵列逻辑阵列逻辑”技术。在阵列逻辑中，既要求有规技术。在阵列逻辑中，既要求有规则的阵列结构，又要求实现灵活多样的逻辑功能，同时还

9、要则的阵列结构，又要求实现灵活多样的逻辑功能，同时还要求编程简单，易于实现。求编程简单，易于实现。PAL是为适应这种要求而产生的。是为适应这种要求而产生的。它比它比PROM灵活，便于完成多种逻辑功能，同时又比灵活，便于完成多种逻辑功能，同时又比PLA工工艺简单，易于编程和实现。艺简单，易于编程和实现。PAL的基本结构由可编程的与阵列和固定的或阵列组成，如的基本结构由可编程的与阵列和固定的或阵列组成，如图图10-8所示。这种结构形式为实现大部分逻辑函数提供了所示。这种结构形式为实现大部分逻辑函数提供了最有效的方法。最有效的方法。PAL每一个输出包含的乘积项数目是由固定每一个输出包含的乘积项数目是

10、由固定连接的或阵列提供的，一般函数包含连接的或阵列提供的，一般函数包含3至至4个乘积项，而个乘积项，而PAL可提供可提供7至至8个乘积项的与或输出。该输出通过触发器送给输个乘积项的与或输出。该输出通过触发器送给输出缓冲器，同时也可以将状态反馈回与阵列。这种反馈功能出缓冲器，同时也可以将状态反馈回与阵列。这种反馈功能使使PAL器件具有记忆功能，既可以记忆先前的状态，又可以器件具有记忆功能，既可以记忆先前的状态，又可以改变功能状态，因此改变功能状态，因此PAL器件可以构成状态时序机，实现加、器件可以构成状态时序机，实现加、减计算及移位、分支操作等。减计算及移位、分支操作等。 上一页 下一页返回10

11、.1 概述概述4. GAL(Generic Array Logic)结构结构GAL结构与结构与PAL相同，由可编程的与阵列去驱动一个固定的相同，由可编程的与阵列去驱动一个固定的或阵列，其差别在于输出结构不同。或阵列，其差别在于输出结构不同。PAL的输出是一个有记的输出是一个有记忆功能的忆功能的D触发器，而触发器，而GAL器件的每一个输出端都有一个可器件的每一个输出端都有一个可组态的输出逻辑宏单元组态的输出逻辑宏单元OLMC（OutputLogicacrocells）。由于输出具有可编程的逻）。由于输出具有可编程的逻辑宏单元，可以由用户定义所需的输出状态辑宏单元，可以由用户定义所需的输出状态,因

12、此因此GAL成为各成为各种种PLD器件的理想产品。器件的理想产品。GAL采用高速的电可擦除的采用高速的电可擦除的E2CMOS工艺，具有速度快、功耗低、集成度高等特点。工艺，具有速度快、功耗低、集成度高等特点。 目前，市场上供应较多的是目前，市场上供应较多的是GAL16V8、GAL20V8，GAL22V10。上述上述4种结构的分类列于种结构的分类列于表表10-1中。中。 上一页返回10.2 可编程阵列逻辑（可编程阵列逻辑（PAL）PAL器件的与阵列是可编程的，而或阵列是不可编程的。用器件的与阵列是可编程的，而或阵列是不可编程的。用PAL实现逻辑函数时，每个输出是若干个与项的和，而与项实现逻辑函数

13、时，每个输出是若干个与项的和，而与项的数目已由制造厂固定（的数目已由制造厂固定（4个、个、8个等）。在个等）。在PAL产品中，一产品中，一个输出的最多与项可达个输出的最多与项可达8个。个。 PAL备有多种输出结构，有专用输出、备有多种输出结构，有专用输出、I/O输出、寄存器输输出、寄存器输出、异或输出和算术选通反馈输出等结构，它不仅可以构成出、异或输出和算术选通反馈输出等结构，它不仅可以构成组合逻辑电路，也可以构成时序逻辑电路。不同型号的芯片组合逻辑电路，也可以构成时序逻辑电路。不同型号的芯片对应一种固定的输出结构，由生产厂家来决定。对应一种固定的输出结构，由生产厂家来决定。下一页返回10.2

14、 可编程阵列逻辑（可编程阵列逻辑（PAL）1. 专用输出结构专用输出结构图图10-9是专用输出结构的逻辑图。它是在基本门阵列的输是专用输出结构的逻辑图。它是在基本门阵列的输出加上反相器得到的。基本门阵列的输出结构也属于专用输出加上反相器得到的。基本门阵列的输出结构也属于专用输出结构。出结构。 2. 异步异步I/O输出结构输出结构图图10-10是异步是异步I/O输出结构的逻辑图。该图的或门实现输出结构的逻辑图。该图的或门实现7个与项的逻辑加，其输出为三态门个与项的逻辑加，其输出为三态门G3。它受到与门。它受到与门G2输出输出（第一个与项）的控制。如果编程时使此与项常为（第一个与项）的控制。如果编

15、程时使此与项常为0，即该，即该与门的所有输入端都接通，则三态门处于高阻态，此时，与门的所有输入端都接通，则三态门处于高阻态，此时，I/O端可作为输入端，端可作为输入端，G4为输入缓冲器。相反，编程后为输入缓冲器。相反，编程后G2与门的所有输入项都断开，三态门被选通，与门的所有输入项都断开，三态门被选通，I/O只能作输出只能作输出端，这时，缓冲器端，这时，缓冲器G4将输出反馈到输入。但是反馈回来的信将输出反馈到输入。但是反馈回来的信号能否成为与门输入，还要视编程而定。号能否成为与门输入，还要视编程而定。上一页 下一页返回10.2 可编程阵列逻辑（可编程阵列逻辑（PAL）3. 寄存器输出结构寄存器

16、输出结构图图10-11是寄存器输出结构的逻辑图。它是在基本门阵列基是寄存器输出结构的逻辑图。它是在基本门阵列基础上加入础上加入D触发器得到的。触发器得到的。 在时钟在时钟CLK的上升沿，或门的输的上升沿，或门的输出存入出存入D触发器，同时触发器，同时Q端通过端通过OE控制的三态门控制的三态门G3输出。另输出。另外，通过缓冲器外，通过缓冲器G2反馈至与门阵列。这样，反馈至与门阵列。这样，PAL便成了具有便成了具有记忆功能的时序网络，从而满足设计时序电路的需要。记忆功能的时序网络，从而满足设计时序电路的需要。4. 异或结构异或结构图图10-12是异或输出结构的逻辑图。它是把与项之和分成了是异或输出

17、结构的逻辑图。它是把与项之和分成了两部分，经异或运算后，在时钟两部分，经异或运算后，在时钟CLK的上升沿将异或结果存的上升沿将异或结果存入入D触发器，通过触发器，通过OE控制的三态门控制的三态门G6输出。这样处理后，输出。这样处理后，它除了具有寄存器输出结构的特征外，还能实现时序逻辑电它除了具有寄存器输出结构的特征外，还能实现时序逻辑电路的保持功能。路的保持功能。 上一页 下一页返回10.2 可编程阵列逻辑（可编程阵列逻辑（PAL）5. 算术选通反馈结构算术选通反馈结构算术选通反馈结构是在异或结构基础上加入反馈选通电路得算术选通反馈结构是在异或结构基础上加入反馈选通电路得到的，如到的，如图图1

18、0-13所示。反馈选通电路可以对反馈项和输所示。反馈选通电路可以对反馈项和输入项入项A实现实现 4 种逻辑加操作，反馈选通的种逻辑加操作，反馈选通的 4 个或门输出分个或门输出分别为（别为（A+Q）、（）、（+Q）、（）、（A+ ）、（）、（ + ）。）。 这这 4 种结果反馈到与门阵列之后，可获得更多的逻辑组合。种结果反馈到与门阵列之后，可获得更多的逻辑组合。 Q上一页返回Q10.3 通用阵列逻辑（通用阵列逻辑（GAL）10.3.1 GAL的结构特点的结构特点通用阵列逻辑通用阵列逻辑GAL是是Lattice 公司于公司于1985年首先推出的新年首先推出的新型可编程逻辑器件。型可编程逻辑器件。

19、GAL是是PAL的第二代产品，但它采用了的第二代产品，但它采用了ECMOS工艺，可编程的工艺，可编程的I/O结构，使之成为用户可以重复结构，使之成为用户可以重复修改芯片的逻辑功能，在不到修改芯片的逻辑功能，在不到1钟时间内即可完成芯片的擦钟时间内即可完成芯片的擦除及编程的逻辑器件，按门阵列的可编程结构，除及编程的逻辑器件，按门阵列的可编程结构，GAL可分成可分成两大类：一类是与两大类：一类是与PAL基本结构相似的普通型基本结构相似的普通型GAL器件器件,其其与门阵列是可编程的，或门阵列是固定连接的，如与门阵列是可编程的，或门阵列是固定连接的，如GAL16V8；另一类是与；另一类是与FPLA器件

20、相类似的新一代器件相类似的新一代GAL 器器件，其与门阵列及或门阵列都是可编程的，如件，其与门阵列及或门阵列都是可编程的，如GAL39V18。 下一页返回10.3 通用阵列逻辑（通用阵列逻辑（GAL）1.GAL芯片的特点芯片的特点（1）采用）采用E2CMOS工艺，最大运行功耗工艺，最大运行功耗45 mA,最大维最大维持功耗持功耗35 mA，存取速度高达，存取速度高达1525 ns。具有可重复擦。具有可重复擦除和编程的功能。除和编程的功能。（2）具有输出逻辑宏单元（）具有输出逻辑宏单元（OLMC），可灵活设计各种复），可灵活设计各种复杂逻辑。杂逻辑。 （3） GAL16V8可以模拟可以模拟PAL

21、器件，可代替器件，可代替21种种PAL产产品。品。 （4）具有高速编程、重新编程的功能。一个）具有高速编程、重新编程的功能。一个GAL芯片重新芯片重新编程的次数大于编程的次数大于100次。次。 （5） 具有加密单元，可防止复制；具有电子标签，可用作具有加密单元，可防止复制；具有电子标签，可用作识别标志；可预置和加电复位全部寄存器，具有识别标志；可预置和加电复位全部寄存器，具有100%的功的功能可实验性。能可实验性。 数据保存期可超过数据保存期可超过20年。年。上一页 下一页返回10.3 通用阵列逻辑（通用阵列逻辑（GAL）2.GAL芯片芯片(GAL16V8)结构结构 GAL16V8是是20个引

22、脚的集成电路芯片，个引脚的集成电路芯片，图图10-14示出了示出了它的芯片逻辑框图。它的内部电路结构主要由它的芯片逻辑框图。它的内部电路结构主要由5部分组成：部分组成： (1)16V8的的29脚是输入端，每个输入端有一个输入缓冲脚是输入端，每个输入端有一个输入缓冲器，因它的器，因它的8个输出有时可用作反馈输入，因此输入端最多个输出有时可用作反馈输入，因此输入端最多可有可有16个。个。 (2)有有8个输出逻辑宏单元（个输出逻辑宏单元（OLMC）。）。 输出引脚为输出引脚为1219。OLMC包括包括“与与”门、门、 “或或”门、门、 “异或异或”门、门、 D触触发器，两个发器，两个2选选1、两个、

23、两个4选选1多路选择器、输出缓冲器。多路选择器、输出缓冲器。上一页 下一页返回10.3 通用阵列逻辑（通用阵列逻辑（GAL）(3)它包括有它包括有32列列64行的行的“与与”阵列。阵列。 32列表示列表示8个输个输入的原变量和反变量，以及入的原变量和反变量，以及8个输出反馈信号的原变量和反个输出反馈信号的原变量和反变量，相当于有变量，相当于有32个输入变量。个输入变量。64行表示行表示8个输出的个输出的8个乘积项，相当于阵列有个乘积项，相当于阵列有64个乘积项。个乘积项。 因此有因此有2 048个可编程单元（码点）。个可编程单元（码点）。 (4) 1脚为系统时钟脚为系统时钟CK。 (5) 11

24、脚为输出三态公共控制端脚为输出三态公共控制端OE。另外，另外，10脚为公共地，脚为公共地，20脚为直流电源脚为直流电源VCC接直流接直流+5 V）。）。上一页 下一页返回10.3 通用阵列逻辑（通用阵列逻辑（GAL）10.3.2 输出逻辑宏单元（输出逻辑宏单元（OLMC）的）的结构与输出组态结构与输出组态1. OLMC的结构的结构GAL器件输出端都是输出逻辑宏单元（器件输出端都是输出逻辑宏单元（OLMC）结构。如）结构。如GAL16V8内部有内部有8个个OLMC。8个个OLMC在相应的控制字在相应的控制字的作用下，具有不同的电路结构这带来了的作用下，具有不同的电路结构这带来了GAL的灵活性和方

25、的灵活性和方便性。深刻理解便性。深刻理解OLMC的结构和原理是使用的结构和原理是使用GAL器件设计数器件设计数字系统的关键。下面简单讨论字系统的关键。下面简单讨论OLMC的结构。的结构。 OLMC的结构示于的结构示于图图10-15。OLMC中的或门中的或门G1完成或操完成或操作；异或门作；异或门G2完成极性选择，同时还有一个完成极性选择，同时还有一个D触发器和触发器和 4 个个多路选择器。多路选择器。4 个多路选择器的功能如下所述。个多路选择器的功能如下所述。上一页 下一页返回10.3 通用阵列逻辑（通用阵列逻辑（GAL）1）积项选择多路选择器（）积项选择多路选择器（PTMUX）每个）每个OL

26、MC都有来自都有来自与门阵列的与门阵列的8个乘积项输入，其中个乘积项输入，其中7个直接作为或门的输入，个直接作为或门的输入，最上面的乘积项作为最上面的乘积项作为PTMUX的一个输入，的一个输入， PTMUX在在AC0，AC1(n)控制下，选择以地或者该乘积项作为或门的一个输控制下，选择以地或者该乘积项作为或门的一个输入。入。 2）输出选择多路选择器（）输出选择多路选择器（OMUX）或门或门G1的输出送给异或门的输出送给异或门G2，由，由XOR（n）控制输出所需）控制输出所需极性的信号。该输出一方面直接送给极性的信号。该输出一方面直接送给OMUX，作为逻辑运算，作为逻辑运算的组合型输出结果；另一

27、方面送入的组合型输出结果；另一方面送入D触发器，触发器，Q的输出作为的输出作为逻辑运算的寄存器结果也送入逻辑运算的寄存器结果也送入OMUX。OMUX在在AC0，AC1（n）控制下，选择组合型或寄存器型作为）控制下，选择组合型或寄存器型作为OMUX输出。输出。 3）输出允许控制多路选择器（）输出允许控制多路选择器（TSMUX） OMUX的输出经过输出三态门的输出经过输出三态门G3后才是实际输出。三态门后才是实际输出。三态门G3的控制信号是通过的控制信号是通过TSMUX来选择的。在来选择的。在C0，AC1(n）控）控制下选择制下选择VCC、地、地、OE或者一个乘积项中的一个作为三态门或者一个乘积项

28、中的一个作为三态门G3的控制信号。的控制信号。 上一页 下一页返回10.3 通用阵列逻辑（通用阵列逻辑（GAL） 4）反馈多路选择器（）反馈多路选择器（FMUX）该多路选择器在该多路选择器在AC0，AC1（n）控制下，选择地、邻级）控制下，选择地、邻级OLMC的输出、本级的输出、本级OLMC的输出和的输出和D触发器的输出作为反触发器的输出作为反馈信号，送回与与阵类作为输入信号。馈信号，送回与与阵类作为输入信号。由上述可见，由上述可见，OLMC在相应的控制下，具有不同的电路结构。在相应的控制下，具有不同的电路结构。因此，因此，GAL器件提供了比目前的器件提供了比目前的PAL器件更大的功能、更方器

29、件更大的功能、更方便的应用。便的应用。 2结构控制字寄存器结构控制字寄存器上述的上述的AC0，AC1（n）、）、SYN等控制信号是由结构控制字等控制信号是由结构控制字来实现的。来实现的。GAL16V8的结构控制字如的结构控制字如图图10-16所示。所示。上一页 下一页返回10.3 通用阵列逻辑（通用阵列逻辑（GAL）该控制字共该控制字共82位。位。64位积项控制位位积项控制位PT0PT63，分别控制，分别控制与阵列的与阵列的64行，以屏蔽某些不用的积项；行，以屏蔽某些不用的积项；1位同步位位同步位SYN，确定确定GAL器件是寄存器输出或是纯组合型输出；器件是寄存器输出或是纯组合型输出；1位结构

30、控位结构控制位制位AC0，对于，对于8个个OLMC是公用的；是公用的；8位结构控制位位结构控制位AC1（n），每个），每个OLMC是单独的；是单独的；8位极性控制位位极性控制位XOR（n），），控制异或门的输出极性。控制异或门的输出极性。XOR（n）为）为0时输出时输出O(n)低电平低电平有效，为有效，为1时输出高电平有效。对于时输出高电平有效。对于GAL16V8， n=1219。 3. OLMC的五种输出组态的五种输出组态在结构控制字的作用下，在结构控制字的作用下，GAL的输出逻辑宏单元可以有的输出逻辑宏单元可以有5种种组态，即组态，即5种工作方式。只有深刻理解种工作方式。只有深刻理解OLM

31、C的的5种工作方式，种工作方式，才能编制出正确的源程序。正确的源程序经过才能编制出正确的源程序。正确的源程序经过GAL编译程序编译程序（例如（例如ABEL软件）编译后，才能生成正确的控制字和软件）编译后，才能生成正确的控制字和JEDEC文件，才能使文件，才能使GAL的各的各OLMC置成符合要求的电路置成符合要求的电路结构，从而才能完成设计任务。下面以结构，从而才能完成设计任务。下面以GAL16V8为例说明为例说明5种工作方式。种工作方式。上一页 下一页返回10.3 通用阵列逻辑（通用阵列逻辑（GAL）1）专用组合输入方式。）专用组合输入方式。SYN、AC0、AC1（n）=101时，相应单元的时

32、，相应单元的OLMC的电的电路结构为专用组合输入方式。该方式中，路结构为专用组合输入方式。该方式中，OLMC是组合逻辑是组合逻辑电路。电路。1、11脚和脚和29脚一样，可作为普通的数据输入使用，脚一样，可作为普通的数据输入使用，共共10个；输出三态门禁止工作使个；输出三态门禁止工作使I/O端不能作为输出，只能端不能作为输出，只能借用邻级的反馈开关作组合电路的反馈输入使用。由于借用邻级的反馈开关作组合电路的反馈输入使用。由于GAL16V8的的15、16脚因无反馈开关而不能作反馈输入使脚因无反馈开关而不能作反馈输入使用，即不是用，即不是101方式，它们只能作组合输出的方式，它们只能作组合输出的10

33、0方式。方式。 （2）专用组合输出方式。）专用组合输出方式。SYN、AC0、AC1（n）=100时，相应单元的时，相应单元的OLMC的电的电路结构为专用组合输出方式。该方式中，路结构为专用组合输出方式。该方式中，OLMC是组合逻辑是组合逻辑电路。电路。1、11脚和脚和29脚一样作为普通的数据输入使用；输脚一样作为普通的数据输入使用；输出三态门控制信号接出三态门控制信号接VCC，输出始终允许；相应的，输出始终允许；相应的I/O只能只能作纯组合输出，不能作反馈输入使用，输出函数的或项最多作纯组合输出，不能作反馈输入使用，输出函数的或项最多8个。个。 上一页 下一页返回10.3 通用阵列逻辑（通用阵

34、列逻辑（GAL）从以上从以上101和和100两种方式可看出，两种方式可看出， 一个一个GAL芯片的芯片的8个个OLMC，即（，即（1219脚）可以都用作纯组合输出（皆为脚）可以都用作纯组合输出（皆为100方式），但方式），但8个个OLMC不可以都用作纯组合输入（皆为不可以都用作纯组合输入（皆为101方式），起码必须有方式），起码必须有15、16脚是作脚是作100方式输出端，方式输出端，也就是说，也就是说，101方式必须和方式必须和100方式并存时方式并存时GAL芯片才有意芯片才有意义。义。 （3）带反馈的组合型输出方式。）带反馈的组合型输出方式。SYN、AC0、AC1（n）=111时，相应单元

35、的时，相应单元的OLMC的电的电路结构为反馈组合输出方式。该方式中，路结构为反馈组合输出方式。该方式中，1、11脚和脚和29脚脚一样作为普通的数据输入端使用，输出三态门控制信号是第一样作为普通的数据输入端使用，输出三态门控制信号是第一个与项，故输出函数的或项最多一个与项，故输出函数的或项最多7个；个；1318脚的脚的I/O端既可输出，也可使用本单元的反馈开关作反馈输入使用；端既可输出，也可使用本单元的反馈开关作反馈输入使用；12、19脚因无反馈开关使用（分别被脚因无反馈开关使用（分别被11脚、脚、1脚占用）只脚占用）只能作输出而不能作反馈输入。能作输出而不能作反馈输入。 上一页 下一页返回10

36、.3 通用阵列逻辑（通用阵列逻辑（GAL）（4）时序逻辑中的组合输出方式。）时序逻辑中的组合输出方式。SYN、AC0、AC1（n）=011时，相应单元的时，相应单元的OLMC为时为时序逻辑中的组合输出方式。此方式下，引脚序逻辑中的组合输出方式。此方式下，引脚1和和11分别为分别为CK和和OE输入信号输入信号; 12、19和和1318脚既可输出，也可作脚既可输出，也可作反馈输入使用，输出函数的或项最多反馈输入使用，输出函数的或项最多7个。但个。但8个个OLMC（1219脚）不允许全是组合电路，至少要有一个是时序脚）不允许全是组合电路，至少要有一个是时序型输出，即型输出，即010方式。因此方式。因

37、此011方式用于既有组合电路又有方式用于既有组合电路又有时序电路的数字系统中。时序电路的数字系统中。（5）时序型输出方式。）时序型输出方式。SYN、AC0、AC1（n）=010时，被组态的时，被组态的OLMC的电路的电路结构为时序型输出方式。该方式中，引脚结构为时序型输出方式。该方式中，引脚1和和11分别为分别为CK和和OE输入信号，输入信号，8个个OLMC可以都是时序型输出的可以都是时序型输出的010方式，方式，每个每个I/O端既可作输出也可利用本单元的反馈开关作反馈输端既可作输出也可利用本单元的反馈开关作反馈输入，输出函数的或项最多入，输出函数的或项最多8个。个。010方式用于纯时序电路的

38、方式用于纯时序电路的设计。设计。上一页 下一页返回10.3 通用阵列逻辑（通用阵列逻辑（GAL）以上分析的以上分析的GAL芯片中芯片中OLMC的工作方式，是编译软件根据的工作方式，是编译软件根据用户编写的源程序生成的，无须用户写入。用户编写的源程序生成的，无须用户写入。但用户若想正确地使用但用户若想正确地使用GAL芯片设计数字系统，必须在掌握芯片设计数字系统，必须在掌握上述知识基础上，才能编写正确的源程序，源程序通过编译上述知识基础上，才能编写正确的源程序，源程序通过编译后生成正确的熔丝图文件及代表设计要求的后生成正确的熔丝图文件及代表设计要求的JEDEC文件，该文件，该JEDEC文件写入文件

39、写入GAL芯片后，才能使芯片后，才能使GAL芯片各部分处于芯片各部分处于正确的工作状态，从而完成数字系统的设计。正确的工作状态，从而完成数字系统的设计。 上一页 返回10.4 PLD器件的应用开发简介器件的应用开发简介PLD器件的开发主要由两部分组成：一是硬件，包括编程器器件的开发主要由两部分组成：一是硬件，包括编程器和和PC机或工作站；二是开发软件。机或工作站；二是开发软件。PLD开发软件的基本功开发软件的基本功能应包括编译、模拟、测试和验证等功能，多数的开发软件能应包括编译、模拟、测试和验证等功能，多数的开发软件和硬件编程器都支持和硬件编程器都支持GAL器件的设计。目前较为常用的开发器件的

40、设计。目前较为常用的开发软件有软件有FM（Fast Map）和）和ABEL高级语言软件。硬件可以高级语言软件。硬件可以是是ALL07等编程器。有些等编程器。有些PLD器件也可以使用硬件描述语器件也可以使用硬件描述语言（言（VHDL）来编写源程序。）来编写源程序。 ABEL软件是一种功能很强的编译软件，适用于软件是一种功能很强的编译软件，适用于ROM、PAL、GAL和和EPLD等器件的开发设计。它把用户提供的等器件的开发设计。它把用户提供的GAL描述描述文件（源程序）翻译成编程器所需的数据，即文件（源程序）翻译成编程器所需的数据，即JEDEC格式的文件。格式的文件。GA描述文件通常用描述文件通常用.ABL作后缀，作后缀，JEDEC文件文件用用.JED作后缀。作后缀。下一页返回10.4 PLD器件的应用开发简介器件的应用开发简介JEDEC是电子器件工程联合会（是电子器件工程联合会（Joint Electronic Device Engineering Council）的简称）的简称, 它负责管理电它负责管理电子器件的工业标准。在子器件的工业标准。在PLD方面，它实际是该联合会批准的方面，它实际是该联合会批准的一种一种PLD数据交换格式，是数据交换格式，是PLD编译软件和编程器之间的一编