数字电路后端设计逻辑综合课件

1、数字电路后端设计逻辑综合数字电路后端设计逻辑综合数字电路后端设计逻辑综合概述综合是将RTL源代码转换成门级网表的过程。电路的逻辑综合一般由三个步骤组成，即 综合转化逻辑优化映射（见下页图）（SynthesisTranslationLogic OptimizationMapping）在综合过程中，优化进程尝试完成库单元的组合，使组合成的电路能最好地满足设计的功能、时序和面积的要求综合是约束驱动（constraint driven）的，给定的约束是综合的目标。约束一般是在对整个系统进行时序分析得到的，综合工具会对电路进行优化以满足约束的要求。综合以时序路径为基础进行优化。常用的综合工具有Synop

2、sys公司的Design Compiler 和Candance公司的Enconter RTL Compiler21概述综合是将RTL源代码转换成门级网表的过程。电路的逻辑综合一般由三个步骤组成，即 综合转化逻辑优化映射（见下页图）（SynthesisTranslationLogic OptimizationMapping）在综合过程中，优化进程尝试完成库单元的组合，使组合成的电路能最好地满足设计的功能、时序和面积的要求综合是约束驱动（constraint driven）的，给定的约束是综合的目标。约束一般是在对整个系统进行时序分析得到的，综合工具会对电路进行优化以满足约束的要求。综合以时序路径

3、为基础进行优化。常用的综合工具有Synopsys公司的Design Compiler 和Candance公司的Enconter RTL Compiler23综合过程中时序与面积的关系 从下图中可以看出面积与延迟的折衷关系，综合工具以约束为指导，在满足时序的情况下获得最小面积。如果不施加约束，综合工具会产生非优化的网表，而这是不能满足要求的网表。所以约束对于综合来说是必不可少的。 4综合的基本流程1.准备RTL代码：RTL代码经过前端仿真后才能用于综合。2.定义库：设定好所需要用到的综合库等多种库。3.读入设计：综合工具读入RTL代码并进行分析。4.定义设计环境：设定设计的工作环境、端口的驱动和

4、负载，线负载模型等。5.设置设计约束：这是综合的一个极其重要的环节，设定好正确的约束才能得到正确的综合结果。约束要适当，不能过紧或过松。主要是定义时钟和I/O的约束。6.设置综合策略：有top-down和bottom-up两种策略，各有所长，对于不同的设计要具体分析。7.优化设计：综合工具可以根据约束对电路进行优化，也可以人为地加入命令，改变优化方法。8.分析和解决设计的问题：在设计综合（compile）后，根据报告来分析设计中出现的问题，进而修订所出现的问题。9.保存设计数据：综合完成后，保存各种数据，以供后续的布局布线使用（需先通过验证）。5 Basic FlowDevelop HDL f

5、ilesSpecify librariesRead designDefine design environmentSet design constraintsSelectcompile strategyOptimize the designAnalyze and resolvedesign problemSave the design database6Design Compiler简介Design Compiler有两种界面供用户使用，一种是命令界面，一种是图形界面。在UNIX命令行下分别执行以下命令可以分别进入上述两种界面： unix dc_shell-t （命令界面） unix desi

6、gn_vision（图形界面）Design Compiler支持TCL（Tool Command Language）语言，它是公开的业界标准界面语言。DC-Tcl在TCL的基础上扩展丰富了TCL，使用户可以更加灵活方便地运用TCL命令来对电路进行分析和优化。DC中包含了多种工具，如DFT Compiler，Power Compiler，HDL Compiler，Library Compiler等，使得DC具有强大的功能，成为业界最流行的综合工具。7目标库和初始环境的设置DC启动时会先启动.synopsys_dc.setup文件，它里面设定了综合所需要的工艺库的信息以及一些对于工具的设定命令。在

7、综合之前，要设定好所需要的库，如综合库、I/O单元库，IP核等。半导体厂商提供与DC兼容的工艺库综合库，它包含许多信息，如单元的功能、面积、时间、功耗、测试等，线负载模型，工作条件和设计规则约束等。在0.18um的工艺下，可采用非线性延迟模型（NLDM）来计算单元的延迟。单元的延迟与输入的逻辑转换时间和输出负载有关。根据每个单元的输入逻辑转换时间和输出负载，在工艺库提供的查找表（Look-Up Table）中查出单元的延迟。8.synopsys_dc.setup文件主要包括各种库的设定，变量的设定等。下面具体介绍各种库的意义及如何设定。（实例）目标库（target_library）：是DC在做

8、编译（compile）的时候来构成电路图的，将电路映射到具体的单元上。例如 set target_library my_tech.db链接库（link_library）：是将设计连接到对应的库上，一般包含目标库、宏单元、IP核等。例如： set link_library “* my_tech.db”。其中“*”指明当链接设计时，DC先搜寻内存中已有的库，然后再搜寻变量link_library中制定的其它库。符号库（symbol_library）：定义了单元显示的图形库，当用design_vision来查看图形的时候使用。综合库（synthetic_library）：是由Synopsys公司提供

9、的DesignWare库，包含了许多IP核及运算单元，用于实现verilog描述的运算符，为电路的优化起着重要的作用。搜寻路径（search_path）：指定各种库的路径，可以将所用的库的路径放入search_path中，在设定target_library和link_library时就不必加上库的绝对路径，DC会自动在search_path中寻找所用到的库的路径从而读入该库。.synopsys_dc.setup文件9变量的设定：设置的变量在DC启动时读入，便于综合的处理，同时有些DC的变量必须在设置文件中输入。如可以设定命令的简写，保存多少条命令等：alias cud current_desi

10、gnalias rpt report_timinghistory keep 30010综合脚本实例（.synopsys_dc.setup）11系统层次的划分与基本概念在DC中，每个设计由6个设计物体组成，它们分别是design，cell，port，pin，net和clock。其中clock是特别的端口，它存在DC内存中，是用户自己定义的物体。如下图所示：12当前设计为TOP。Port和Pin是与当前设计有关的一对概念，如果当前设计改变，相应的port和pin也会不同13设计读入读入设计有多种方法，DC支持读入Verilog，VHDL，可以是RTL级代码，也可以是门级网表，也可是ddc格式的文件

11、。综合前的设计不需用RTL格式（虽然也有其它格式）输入到DC中。可以用以下命令读入设计：1.analyze和elaborate命令：这是两个不同的命令，它使得设计人员可以在建立设计通用逻辑之前先对设计进行语法错误和RTL转换分析。2.read_file命令：如：read_file format verilog sd_clk.v3.read_verilog或read_vhdl命令，这些是从read_file中分离出来的命令，如：read_verilog sd_clk.v读入代码后用命令current_design和link将读入的设计和综合库连接起来。14电路的设计目标与约束RTL模块综合的流程

12、如下图所示。电路的约束分为设计环境和设计约束，DC以约束为目标进行电路优化。15设计环境通过环境约束的设计，将设计所处的真实环境因素包含进去，使得设计可以正常工作在真实环境下。环境约束如下图所示: 16set_operating_conditions描述了设计的工艺、电压及温度条件。Synopsys库包含这些条件的描述，通常为WORST，TYPICAL，BEST情况。工作条件的名称可库的名称是相关的，如SMIC 0.18um工艺提供slow.db，typical.db，fast.db三种工艺库，它们的工作条件分别是slow(WORST)，typical(TYPICAL)和fast（BEST）。

13、WORST情况通常用于综合阶段，而BEST情况通常用于修正保持时间违规。有时可能同时用WORST和BEST情况同时优化设计，这时使用命令： set_operating_conditions -max slow -max_library slow -min fast -min_library fast可以用set_min_library指定best和worst两种库，在设计中所用到的库都可以指定。如:# 为综合用的sram库指定最佳情况可最坏情况set_min_library sram_slow.db min_vision sram_fast.db17set_wire_load_model命令为

14、DC提供估计的线负载信息，反过来DC使用线载信息把连线延迟建模为负载的函数，Synopsys工艺库里提供了多种线载模型，每个模型代表一个特定大小的模块。设计人员需要准确地选择线载模型。设置线载模型命令如下：set_wire_load_model name smic18_wl10 library slowset_wire_load_mode定义了三种同建模线负载模型相关的模式，分别是top，segmented和enclosed，如下图所示：181.top模式定义层次中所有连线将继承和顶层模型同样的线载模型。如上图中，所有的连线都继承顶层的线载模型50 x50。2.segmented模式用于跨越层

15、次边界的连线。如上图中，子模块A和子模块B中的连线继承各自的线载模型，而A与B之间的连线继承模块MID的线载模型。3.enclosed模式指定所有的连线（属于子模块的）将继承完全包含该子模块的模块线载模型。如上图中，整条连线处于模块MID的完全包围中，所以采用40 x40线载模型。其命令如下set_wire_load_mode enclosedset_driving_cell和set_drive用于设置模块输入端口的驱动能力。set_drive命令用于指定输入端口的驱动强度，它主要用于模块或芯片端口外驱动电阻。set_driving_cell用于对输入端口的驱动电阻进行建模，这一命令将驱动单元

16、的名称作为其参数并将驱动单元的所有设计规则约束应用于模块的输入端口。set_driving_cell lib_cell and2a0 get_ports IN1 library slow19set_drive 10 get_ports Data_in_0set_load将工艺库中定义的单位（通常为pf）上的容性负载设置到设计的指定连线或端口，设置输出端口的负载。set_load 5 get_ports OUT1set_load load_of my_lib/and2a0/A get_ports OUT120设计约束描述了设计目标，包括时序和面积等。DC会依据约束来优化电路。因为不实际的规范会导

17、致面积增大、功耗增加和/或时序恶化，所以设计人员必须根据情况指定实际的约束，约束设计的基本命令如下图所示。设计约束21单周期同步设计的时序要求 DC默认的时序电路是单周期的，如下图所示。假设FF3的建立时间为Tsetup，保持时间为Thold，触发器FF2的时钟端到Q端的延迟为Tclk-q,对于setup来说：clock period Tclk-q + Tx-max + Tsetup对于hold来说： Thold Tclk-q + Tx-min时钟22定义时钟create_colck period 10 get_port clk对于时钟（除了虚拟时钟）的定义来说，时钟周期和时钟源（port或p

18、in）是必不可少的，还可以定义时钟的占空比，时钟名等。定义虚拟时钟时，不必定义时钟源。设定时钟的uncertainty、latency和transition，其中uncertainty是用来模拟时钟的skew和jetter，latency设定时钟的延迟，transition设定时钟的转换时间。通过这些设定让时钟更加接近实际情况，更有利于综合的准确性，但过分约束会使得综合起来比较困难。由于时钟一般是高扇出（high fanout）的，DC不会对高扇出的连线做设计规则（DRC）的检查和优化。DC默认的时钟网络是理想的。在综合时不对时钟的高扇出做处理，而是留在后续的布局布线中做时钟树综合（CTS）。

19、23source latency是指实际的时钟源到时钟定义点的传播延迟，而network latency是指设计内部从时钟定义点到触发器时钟端的延迟。如下图所示，设置如下：create_clock period 10 get_ports CLK#设置source latency 为3nsset_clock_latency source 3 get_clocks CLK 设置network latency 为1nsset_clock_latency 1 get_clocks CLK24set_clock_uncertainty命令让用户定义时钟扭斜信息。基本上此命令用于给时钟的建立时间和保持时间

20、增加一定的余量。由时钟的抖动（jitter）可扭斜（skew）组成，如下图：set_clock_uncertainty 0.6 get_clocks CLKset_clock_transition命令让用户定义时钟的转换时间。如下图set_clock_transition 0.45 get_clocks CLK25除了create_clock命令，还有create_generated_clock命令用来创建产生的时钟，如时钟经过分频后的时钟，在创建生成时钟时，要指定源时钟的名字和端口，分频数（倍频数），生成时钟的端口。 create_generated_clock source clk2x d

21、ivied_by2 get_pins clk有时需要创建虚拟时钟（virtual clock）用来说明相对于时钟的I/O端口的延迟，虚拟时钟在设计里并不驱动触发任何寄存器。#建立虚拟时钟，周期为10ns，命名为vclk，不需要定义时钟源 create_clock period 10 name vclk通常给时钟加上dont_touch的约束，使得DC在综合的时候不会给时钟网络加入BUFFER以满足skew的要求，时钟网络通常留在布局布线阶段进行时钟树综合(CTS)。set_dont_touch_network get_clocks clk 26I/O的约束set_input_delay指定相对

22、于时钟的信号输入的到达时间。它用在输入端口，指定在时钟沿后数据稳定所需的时间。如下图所示，设置的输入延迟的值为Tclk-q TM。27例:根据外部逻辑的延迟设定输入延迟#创建时钟create_clock period 20 name Clk get_ports Clk将时钟设置为dont_touch_networkset_dont_touch_network get_clocks Clk设置输入延迟 ，外部逻辑延迟最大值为7.4，加入-max选项用于setup分析（setup分析采用最慢的路径延迟）set_input_delay 7.4 max clock Clk get_ports A28s

23、et_output_delay命令用于在输出端口定义在时钟边沿来到之前数据有效所需时间。如下图所示，设置输出时间的值为TT Tsetup29例:设置输出延迟#创建时钟create_clock period 20 name Clock get_ports Clock将时钟设置为dont_touch_networkset_dont_touch_network get_clocks Clock设置输入延迟 ，外部逻辑setup要求为7.0，即为setup分析设 定输出延迟set_output_delay 7.0 max clock Clock get_ports B30DRC约束DRC即Design

24、 Rule Constraints，一般由半导体厂商提供，在使用工艺库中的逻辑单元时对其连接所强加的限制，主要有：max_capacitance，max_transition，max_fanout为当前设计设定最大电容值为0.5pfset_max_capacitance 0.5 current_design为当前设计设定最大转换时间为2.0ns，在整个设计上施加最大转换时间延迟可以帮助防止在上连线上出现长的转换时间，也可以约束单元的输出端的转换时间以减少其功耗set_max_transition 2.0 current_design在当前设计的所有单元的输出引脚上设置max_fanoutset

25、_max_fanout 10 current_design在DC优化时，DRC约束具有最高的优先级，DC会先让电路满足DRC，然后才是时序约束。31面积约束我们用set_max_area来设定面积约束。例如set_max_area 1000set_max_area 0面积的单位由工艺库定义，可以是： 1. 2输入与非门2. 晶体管数目3. 平方微米设定了面积约束，DC会尽量优化到所设定的面积；当没有设定面积约束时，DC会做最小限度的面积优化；若设定为0，则DC会对面积做优化直到再继续优化也没有大的效果，这样可以使得面积优化最小，但运行时间较长。可用命令report_area报告面积。32时序例

26、外时序例外有以下几种：1.False paths。用set_false_path来设定路径使得DC不对其进行时序分析，移除该路径上的时序约束。通常异步电路的时钟之间、逻辑上不存在的路径等上设定为falst path2.Minimum and maximum path delay value。我们使用命令set_max_delay和set_min_delay来覆盖默认的用于setup和hold约束的最大/最小延迟。3.Multicycle paths。由于DC默认的是单周期，有时某些路径可能需要多个周期的时间才能到达，如在两个寄存器之间进行乘法操作可能需要多个周期才能完成，这时用命令set_mu

27、ticycle_path来设定多周期路径，以满足时序要求。同时要注意setup check和hold check的设定。33综合策略的选择综合的策略有两种：自顶向下和自底向上。1.自顶向下（top-down）：在top-down的综合方案中，顶层模块和它的所有子模块放在一起优化，所有的限制条件和电路工作环境一般也都是针对顶层模块设置的，因此，这种综合方案能够自动将模块之间的连接和依赖关系考虑到综合中去，从而优化综合结果。但是，这种方法对于一个规模比较大的电路显然不适合，因为在综合的过程中，所有的模块必须同时存在于存储区中，而且运行时间也会比较长。 2.自底向上（bottom-up）：即分而治之

28、的解决方法。从最底层模块开始综合优化，必须对所有底层子模块施加限制条件并且需要单独优化，这个过程一直延续到顶层模块。其中每一个子模块综合完成之后，直接将该模块集成到它的上一级中和上一级的其他模块一起优化，而且一般使用set_dont_touch命令让DC不再改变该子模块的结构。使用这种方法进行优化的优点是当工作站的处理能力不足时，可以分别进行子模块的优化，而不需要将所有的模块都放到存储区中，这种做法的缺点是只能在子模块内部进行优化，无法考虑到模块周围的环境而将子模块和其他的模块一起优化。34设计优化采用命令compile或compile_ultra来启动DC综合和优化的进程。DC提供许多选项来

29、设定进行何种综合。compile_ultra命令具有强大的功能，使用该命令可以得到更好的延迟质量，特别适用于高性能的算术电路优化。该命令包含了以时间为中心的优化算法。compile_ultra命令主要的开关选项有：-scan 做可测性设计编辑，加入扫描链-no_autoungroup 关掉自动取消划分特性-no_boundary_oprimization 不作边界优化-area_high_effort_script 面积优化-timing_high_effort_script 时序优化35电路的优化分为三个阶段：结构级的优化，逻辑级优化和门级优化，如下图所示。361.结构级的优化，包括：1.1

30、设计结构的选择：在DesignWare中选择最合适的结构或算法实现电路的功能。1.2数据通路的优化：选择CSA等算法优化数据通路的设计1.3共用子表达式：例如下面两个等式：SUM1 = A+B+C; Temp = A+B; SUM2 = A+B+D; SUM1 = Temp + C;SUM3 = A+B+E; SUM2 = Temp + D ; SUM3 source echo verbose read_4.设置约束。 dc_shell source echo verbose constraints.tcl5.综合,优化dc_shell compile_ultra no_autogroup6.

31、查看报告dc_shell report_constraint all_violarors7.保存文件dc_shell write format ddc hierarchy output Recordchiptop.ddc54 1.熟悉设计，获得设计目的和要求。输入信号：在小芯片中，输入时钟clk_128，时钟频率为128KHz。Read_ADPCM为输入控制信号，采样速率为8K，类似于一个频率为8K的时钟，且占空比为50。另外就是8位的数据输入信号，reset信号。在这里还有inout信号CMD，DATA0，但不用作输入，只用作输出。输出信号：输出SD卡输入时钟信号CLK，这里输出的CLK配置

32、成clk_128的两分频，即64K，和输出数据DATA0信号，输出CMD信号。552.设置.synopsys_dc.setup文件 选择要使用的工艺文件，这里采用SMIC的0.18um工艺，SMIC提供了slow.db，fast.db和typical.db三种标准单元的综合库，我们选用slow和fast两种库，其中slow用于最坏情况分析，fast用于最佳情况分析。 芯片中的sram是IP核，提供了包含时序信息的综合库用于逻辑综合，它也有最坏情况和最佳情况之分，另外用到的综合库还有标准的IO单元的综合库。 具体设置可参见示例文件。3.启动DC，读入RTL代码，并写出RTL级代码的ddc文件。

33、在unix的终端中键入dc_shell，即可启动DC，这时读入代码文件，可以一个一个的读入，也可以写成TCL语言的文本，用source命令在dc_shell中读入。使用命令analyze和elaborate来读入设计。读入设计后用check_design命令来检查设计存在的问题，是否是可综合的。具体命令可见脚本文件。4.设置约束。这是一个及其重要的环节。要在熟悉设计的前提下才能设置好正确的约束，约束的设置要参考与芯片输入输出有关的芯片的输出/输入信号时序，还要了解0.18工艺下如何选择线负载模型，如何设置DRC规则等。 可以先设置工作条件，最坏情况采用slow，最佳情况采用fast，并对应相应的库，选择wire_load_model，要根据设计的大小来选择合适的线负载模型。56 设置DRC规则，通常DRC约束由工艺厂商设定，我们可以选择加紧约束以使得综合出来的结果更加满足各种约束条件。不同工艺下的DRC约束是不同的，可以根据经验对设计加紧约束，但约束不可过紧，这样会延长综合的时间，甚至导致综合出的结果不可用。 定义时钟。定义两个输入时钟和一个输出时钟。并设置时钟的延迟，转换时间和不确定时间，使得时钟和真实