FGA的三种EDA工具解析

多种EDA工具的FPGA协同设计前言FPGA在电子市场上占有举足轻重的地位。现在的问题是：现在市场在FPGA开发方面的EDA工具令人眼花缭乱，各自侧重点不同，性能也不一样，我们应该如何选择？为了加速FPGA的开发，选择并协调好各种EDA工具显得非常重要，本文将探讨上述问题并给出一种解决方案。本文以Altera公司的FPGA为目标器件，通过开发实例介绍FPGA开发的完整的流程及开发过程中使用到的开发工具，包括QuartusII、FPGACompilerII、Modelsim，并重点解说如何使用这三个工具进行协同设计。二、FPGA的开发流程及实例

FPGA的开发分为设计输入、功能仿真、设计综合、前仿真、布局布线、时序仿真、时序分析和编程下载几个步骤。设计流程如图1所示。我们的开发实例是“带顺序选择和奇偶检验的串并数据转换接口”。接口电路可以实现数据的串并转换，并根据控制信号确定输出的并行数据的顺序，以及输出奇偶检验位。开发实例是用来说明FPGA的开发流程和各种EDA工具的协同设计，因此这里的描述重点并在设计本身。开发实例使用的目标器件是Altera公司FLEX10KE系列的EPF10K30ETC114-1；开发软件有QuartusII2.0、FPGACompilerII3.6和Modelsim5.6SE。

QuartusII是Altera公司的第四代可编程逻辑器件集成开发环境，提供从设计输入到器件编程的全部功能。QuartusII可以产生并识别EDIF网表文件、VHDL网表文件和VerilogHDL网表文件，为其它EDA工具提供了方便的接口；可以在QuartusII集成环境中自动运行其它EDA工具。MentorGraphics公司的Modelsim是业界较好的仿真工具，其仿真功能强大，且图形化界面友好，而且具有结构、信号、波形、进程、数据流等窗口。FPGACompilerII是一个完善的FPGA逻辑分析、综合和优化工具，它从HDL形式未优化的网表中产生优化的网表文件，包括分析、综合和优化三个步骤。如果设计的硬件系统不是很大，对综合和仿真的要求不是很高，我们完全可以在QuartusII中完成设计。实际上，这个开发实例完全可以在QuartusII这个集成的开发环境中完成。下面，我先介绍一下如何在QuartusII中完成设计，然后再介绍如何利用QuartusII提供的第三方EDA工具的接口与其它EDA工具（包括综合工具FPGACompilerII和仿真工具ModelSim5.6SE）完成协同设计。

1.基于QuartusII的FPGA的开发利用QuartusII软件的开发流程可概括为以下几步：设计输入、设计编译、设计时序分析、设计仿真和器件编程。（1）设计输入

QuartusII软件在File菜单中提供“NewProjectWizard...”向导，引导设计者完成项目的创建。当设计者需要向项目中添加新的VHDL文件时，可以通过“New”选项选择添加。在这里我们创建项目“s_to_p”，编写“s_to_p.vhd文件”，并将文件添加到项目中。（2）设计编译

QuartusII编译器完成的功能有：检查设计错误、对逻辑进行综合、提取定时信息、在指定的Altera系列器件中进行适配分割，产生的输出文件将用于设计仿真、定时分析及器件编程。乞排崭①致首先确定软席件处于吧Compi侍leMo漂de究，可以通过图Proce离ssing寄菜单进行选承择。则蝴左肥②稀在明Proce倚ssing疾菜单中选择滴Compi辞lerS得ettin句gs铅项。在这里酷可以进行器诞件选择、模贺式设定、综搏合和适配选阁项设定及设奉计验证等。遇我们选择各FLEX1亩0KE菠系列型号为明EPF10准K30ET弃C114-若1靠的器件，并螺选择在编译置后进行时序淹分析。姐帖孔功③哀单击伴Proce速ssing驰菜单下的寻“Star碰tCom咬pilat打ion”体项，开始编瘦译过程。侧章弟困④尝查看编译结蹄果。编译结雨果以树状结软构组织在谱Compi蒸latio晚nRep摘ort布中，包含项晴目的设置信冲息，以及编旦译设置、编放译效果等信缓息，同时也舰包含了静态俩时序信息。许岩蹈仁（男3恢）设计定时旱分析塞亮允诚单击躲Proje论ct斧菜单下的拆“Timi影ngSe灾tting何s...”脉选项，可以步方便地完成坑时间参数的誉设定。图Quart水usII勾软件的时序英分析功能在猪编译过程结厚束之后自动僻运行，并在悠编译报告的怖Timin毯gAna的lyses墨文件夹中显橡示。其中我柿们可以得到势最高频率椒fmax妥、输入寄存赏器的建立时秘间赖tsu粥、输出寄存算器时钟到输息出的延迟咐tco垄和输入保持蓄时间恶th棒等时间参数翻的详细报告燥，从中可以僵清楚地判定痕是否达到系扣统的时序要拼求。本设计换实例电路的鲁fmax浮可达到晋192.3奋1MHz若。批信（睬4驴）院设计第仿真非怎校

Qua济rtus纷II匀软件允许设芒计者使用基爆于文本的向暴量供文件约（龙.vec却）作为仿真绵器的激励，零也可以在郊Quart僚usII糖软件的波形压编辑器中产斧生向量波形陆文件（邻.卖vwf距）作为仿真哲器的激励。泉通过道Quart获usII庆的波形编辑吼器，我们编纤辑波形文件列“s_to飞_p.vw排f”味用于仿真。愁接着，在引Proce油ssing员菜单下选择洲“Simu决late叉Mode”冲选项进入仿梁真模式，选秩择她“Simu虎lator狗Sett缸ings.越..”载对话框进行列仿真设置。刮在这里可以矩选择激励文个件、仿真模闷式（功能仿侧真或时序仿旁真）等，我凳们选择时序骄仿真，单击索“Run鸡Simul之ator”再即开始仿真丝过程。完成储仿真后，我饭们可以通过壶时序仿真得先到的波形判畅断系统设计伙是否达到要段求。台拣辣材（眨5拨）器件编程膊命头与质设计者可以阳将配置数据霜通过帆Maste有rBlas耳ter誉或吹ByteB碑laste桨rMV贷通信电缆下叮载到器件当饰中，通过被户动串行（摸Passi暖veSe志rial很）配置模式腥或断JTAG盏模式对器件院进行配置编棕程，还可以速在家JTAG森模式下给多药个器件进行沾编程。利用王Quart主usII尿软件给器件炼编程或配置睡时，首先需柜要打开编程星器（在稳New为菜单选项中仆选择打开兼Chain拨Desc应ripti分onFi遵le灵），在编程挥器中可以进侨行编程模式妈设置（黎Mode毯下拉框）、铅硬件配置（凶Progr溪ammin撇gHar赞dware事对话框）及填编程文件选考择（升AddF讲il朝e...故按钮），将闭以上配置存词盘产生湿.cdf遮文件，其中慧存储了器件栋的名称、器殊件的设计及己硬件设置等宴编程信息。哗当以上过程肝正确无误后炉，单击蛛Start第按钮即可开缝始对器件进沫行编程配置嫌。这里我们爹需要根据外魂围硬件电路络设计的情况碧进行选择。配笼诞

2.须多种单EDA速工具撑协同设计晃皇缠辉在宿FPGA隐设计的各个研环节都有不摄同公司提供拒不同的访EDA所工具。每个份EDA欢工具都有自货己的特点。除一般情况，点由匪FPGA薯厂商提供的伍集成开发环拆境，如俘Quart赤usII砍，在设计综蛛合和设计仿刘真环节都不悦是非常优秀站，因此一般毕都会提供第于三方棉EDA误工具的接口店，让用户更刷方便地利用薪其它碌EDA徒工具。在这塑方面，作为宣EDA还集成开发环馒境的慎Quart磁usII歼做得很好，僚不仅可以产每生并识别约EDIF搜网表文件、壮VHDL漠网表文件和焦Veril崭ogHD端L叔网表文件，武为其它劝EDA靠工具提供了扩方便的接口黑，而且可以英在骤Quart职usII凯集成环境中揪自动运行其茧它动EDA症工具。知嘴在孩FPGA巷的开发中，汪如果选用亩Alter福a胖公司器件的脊话，骆Quart色usII速+FPGA唤Comp独iler烛II+Mo其delsi律m搜的工具组合束是非常理想被的选择。如屯图暂2缩所示，使用话这三个右EDA充工具对实例储进行协同设尘计的流程。封下面，我们恼将详细介绍咽这三个工具怪的协同设计饺。蒙堡僚股（踏1触）设计输入仪和综合白眯贴遗在诚FPGA凑Compi届lerI灾I杠中编辑畅“s_to顺_p.vh舅d”字设计文件，笼并进行逻辑霜分析、综合沙和优化。使退用低FPGA喝Compi另lerI叛I派综合时，我泽们能够设置载综合的各种届约束条件及煌优化重点，跌并选择不同敏厂家的器件斧。在设计中息，我们使用他File扬菜单中的绣“Desi浙gnWi亩zard”散，创建项目直，添加接“s_to载_p.vh岁d”勺设计文件，煌并选择俘Alter蚕a效公司纪FLEX1酒0KE且系列型号为谁EPF10味K30ET日C114-谱1胶的器件为目抵标器件，在晃设置完成后参，软件将自品动开始综合储和优化。综炭合、优化后蹈，我们可以锤查看结果和终综合所得到安的原理图，馆看看是否能蝇满足要求。夺接着，在们Synth遍esis最菜单中选择消“Expo凉rtNe档tlist欢...”练打开导出网注表的对话框扬。在这里，僻可以设置和解导出用于布朋局布线和前嫁仿真的网表稠。在项目对理应的文件夹屿中，埋“s_to尚_p.ed之f”佣是用于堤Quart适usII可布局布线的姐，而蹄“s_to妥_p.vh裁d”晋（注意：这话个文件和源天文件具有相厘同的名字）柏则用于支Model辽sim染前仿真的。隐嘴泼编（须2料）功能仿真横和前仿真肉拼螺伍使用岛Model走sim涌来进行功能筹仿真和前仿马真。在加Model跟sim携进行功能仿缸真和前仿真辱的操作一摸聚一样，只是持输入的源程窄序不同罢了永。首先，我命们要创建项俭目，选择对颗应的工作库彻，并将源文观件加入到项妹目中。接着汁选择帮Compi绍le少菜单中的纽“Comp列ile..性.”初对源文件进城行编译，并挽编写测试台斧（可以是蛇Macro只文件，也可舱以是品TestB扑ench启）。最后，付选择备Simul竟ate脂菜单中的辉“Simu咸late.绞..”紫，在分“Simu列late”鸡对话框中选非择仿真需要锻实体，采用使对应的测试颜台进行仿真丢，验证系统节的逻辑功能椒及综合后的谎逻辑功能的弃正确性。橡庸露意（为3哪）布局布线喊和时序分析桃假渔详如果仿真结息果没有问题苹，接下来的效工作就是布谱局布线。在改布局布线之舌前，先对典Quart辜usII爪的设计环境挤进行设置。董在绳Proje渐ct楼菜单中选择撇“EDA所Tool妨Setti矮ng...轿”高，打开满EDA唯工具设置对敞话框。在这酒里，我们能刺选择设计输导入和综合工福具，仿真工烂具，时序分楚析工具和版符图级工具。廉现在，我们莫关心的是设通计输入和综后合工具还有面仿真工具，歪分别在对应乔的列表框中眼选择窄FPGA贡Compi坡lerI弓I扩和掩Model弹sim挠。注意仿真趣工具还要确份定输出语言均。布局布线质的输入源文驾件是经母FPGA尾Compi诞lerI根I叹综合、优化敞的输出文件喷。在这里，拳FPGA僻Compi委lerI培I晶的输出文件合“s_to芒_p.ed活f”戏即是著Quart艺usII朴布局布线的蛋输入文件容。对这个脏文件勇进行编译和陶时序分析，容就可以得到蹲布局布线后贼的用于时序投仿真酬和编程下载烈的文件。观悔察编译结果盟，发现时序腾分析中界fmax四为威204.0丸8MHz闹，就这个指韵标而言，采惧用肌FPGA电Comp屑iler挥II帽综合、优化蔽显然比采用居Quart蚊usII除综合的效果散要好。编译放输出的文件落中有几个是臭下面步骤要萍用到的：一幼个是时序仿学真文件，软遥件将这些文宁件都存于项务目文件夹下惧面的估“Simu萌latio奖n”甜文件夹中声英，包括描述誓电路的逻辑锄结构的网表吉文件惜“s_to幅_p.vh站o”拨和对应的延姓时标准格式斥文件袭“s_to搞_p_胖vhd.s疯do”经；另一个是仆编程下载文葛件，包括不磁同格式的焰“s_to魔_p.so开f”朝和概“s_to穿_p.po闻f”洗。被仇腾过（别4姓）时序仿真壤墓长爸进行时序仿准真前，我们扣要确定已经润获得针对特链定据FPGA宜输出网表文险件，对应延颤时标准格式向文件，以及品厂家提供的碧与特定长FPGA李对应的库文阳件。其中网考表文件和标薪准延时格式驶文件是布局资布线时产生刻的文件，而粒库文件则是绵由厂商提供昼，在忧Quart忧usII滥软件的安装狸目录中可以哗找到。本我设计步中，网表文暑件时添“s_to仰_p.vh住o”婆，延时标准慧格式文件是裕“s_to哪_p_vh穷d.sdo义”义，并由于选霸用催Alter雄a莫公司盐FLEX1五0KE挪系列的醉EPF10商K30ET券C114-棕1感为目标器件丰，所以库文忌件是朴“FLEX荷10KE_躺ATOMS轨.VHD”匆和虚“FLEX练10KE_孩COMPO锤NENTS瞎.VHD”队。思击确定输入文排件后，我们吗就能利用蓝Model使sim攻进行时序仿须真。该狡艺超首先，建立香项目，将上刚述文件添加脑到项目中去伴，并在泥“work佩”晨库中新建左“fle爹x10ke驳”乐库。王叶接着，打开眼“Co详mpile摊”石对话框，先结在渔“flex拌10ke”考益库中编译文比件盟“flex泄10ke朝_atom榨s.vhd帖”蒸和罢“flex集10ke输_comp遥omnet券s.vhd师”慧，再在奉“work幅”穷库中编译文鉴件箩“s_to安_p.vh翁o”聚（注意一定房要弄清楚编脖译次序）。离编译完成之鹅后，我们就挠可以进行仿迹真了。时序宫仿真与功能辅仿真和前仿所真不同的是慕时序仿真需合要加入延时衰标准格式文用件。打开慧“Simu未late”匙对话框，选围择要仿真的胸实体住“s_to告_p”,志并在选择急SDF梁标签，加入售延时标准格饶式文件是献“s_to侧_p_vh笔d.sdo伸”扫。其它的操连作和功能仿快真和前仿真序相同。从时共序仿真的结焦果，我们可削以进行最接响近硬件的一价次设计验证鞭。老蒸痰帅（悄5漂）编程下载愁宽雁雕利用集成开盆发环境搅Quart零usII拍中的编程型工具差，根据外围查硬