第5章存储器系统

1/118第5章存储器系统内容提要概述读写存储器RAM

只读存储器ROM

存储器的组成高速缓冲存储器2§5.1概述存储器是组成计算机系统的重要部件，它用来保存计算机工作所必须的程序和数据，并用来存放计算机在运行过程中产生的有用信息。存储器由具有记忆功能的两态物理器件组成：如电容、双稳态电路等存储器有两种基本操作：读操作、写操作31.存储器的分类按在系统中的位置内存：存放当前运行所需要的程序和数据，CPU可以直接用指令对内存进行读写操作，以便向CPU快速提供信息，相对辅存而言，主存的存取速度快，但容量小，且价格高外存：是CPU通过I/O接口电路才能访问的存储器，用来存放当前暂不参与运行的程序、数据和文件，以及一些永久性保存的程序、数据和文件，在CPU需要处理时再成批的与主存交换。特点是存储容量大、价格低，但存取速度较慢4存储器的分类(2)系统总线内存CPU及总线控制逻辑半导体存储器I/O接口I/O接口I/O接口I/O接口调制/解调电路磁盘驱动器控制器磁盘驱动器控制器磁盘驱动器控制器磁带硬磁盘软磁盘A软磁盘B微机系统中存储器系统组成示意图内存储器外存储器外存储器接口电路系统总线5存储器的分类（3）按存储介质分磁存储器：磁盘、磁带等光存储器半导体存储器（半导体集成电路存储器）半导体存储器从器件原理分TTL存储器：双极性存储器，是用TTL电路制成的存储器，特点是速度快、功耗大、集成度低。因此计算机中的高速缓存常采用双极型存储器。MOS存储器：单极型存储器，是用MOS电路制成的存储器，特点是集成度高、功耗低、价格便宜，但工作速度比TTL存储器要低。计算机中的内存大量采用MOS存储器6存储器的分类（4）半导体存储器按使用属性分读写存储器RAM只读存储器ROM7随机存储器RAMRAM：读写存储器，也称随机访问存储器。特点是存储器中的信息既可以随时读出，也可以随时写入，RAM中的信息在掉电即消失。RAM分为SRAM和DRAM两种SRAM：静态RAM，利用半导体触发器的两个稳定状态表示“1”和“0”。电源不关掉，SRAM的信息不会消失，不需要刷新电路。DRAM：利用MOS管的栅极对其衬底间的分布电容保存信息，DRAM的每个存储单元所需要的MOS管较少因此集成度高，功耗小，DRAM中的信息会因电容漏电而逐渐消失，因此DRAM需要刷新，要有相应的刷新电路。8只读存储器ROMROM：只读存储器，使用时只能读出其中的信息，而不能写入新的信息，ROM中的信息掉电后不丢失。按写入方式，ROM分为以下几种：掩膜ROM：信息制作在芯片中，不可更改PROM：允许一次编程，此后不可更改EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写FlashMemory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除92.存储器技术性能指标存储容量指存储器可以存储的二进制信息量，即可寻址的存储器单元数×每单元二进制位数例如SRAM2114容量为1K×4，即它有1K个存储单元，每单元存储4位二进制数存取时间存储器访问时间，启动一次存储器操作到完成该操作所需要的时间存取周期连续启动两次独立的存储器操作所需间隔的最小时间10可靠性指存储器对电磁场及温度等变化的抗干扰性用故障间隔平均时间（MTBF）来表示功耗要求低功耗存储器技术性能指标（1）114.

半导体存储器芯片的结构地址寄存地址译码存储体控制电路AB数据寄存读写电路DBOEWECS①存储体存储器芯片的主要部分，用来存储信息②地址译码电路根据输入的地址编码来选中芯片内某个特定的存储单元③

片选和读写控制逻辑选中存储芯片，控制读写操作12（1）存储体每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据存储容量与地址、数据线个数有关：芯片的存储容量 ＝存储单元数×存储单元的位数＝2M×N

M：芯片的地址线根数

N：芯片的数据线根数

示例13译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码双译码（2）地址译码电路单译码结构双译码结构双译码可简化芯片设计主要采用的译码结构14（3）片选和读写控制逻辑片选端CS*或CE*有效时，可以对该芯片进行读写操作输出OE*控制读操作。有效时，芯片内数据输出该控制端对应系统的读控制线写WE*控制写操作。有效时，数据进入芯片中该控制端对应系统的写控制线15§5.2读写存储器RAM按照存储1位二进制信息的电路不同，RAM存储器分为静态RAM（SRAM）和动态RAM（DRAM）5.2.1静态RAM(SRAM)SRAM的基本存储单元是触发器电路每个基本存储单元存储二进制数中的一位许多个基本存储单元形成行列存储矩阵SRAM一般采用“字结构”存储矩阵：每个存储单元存放多位（4、8、16等）每个存储单元具有一个地址16171.SRAM的基本存储电路6个MOS管组成双稳态电路T1T2为工作管，T3T4为负载管，T5T6T7T8为控制管写入：X线Y线有效，使T5T6T7T8导通，写控制信号有效，使单元数据线与外部数据线连通，靠T1T2的截止与导通记录信息读出：X线Y线有效，使T5T6T7T8导通，读控制信号有效，使单元数据线与外部数据线连通，从T2端读出信息182.SRAM原理SRAM芯片组成存储体（基本存储电路）行列译码器(存储器单元选择系统)控制电路（读写控制逻辑）数据线19行译码A2A1A0710列译码A3A4A501764个单元二维译码(行列译码结构)译码器A5A4A3A2A1A06301存储单元64个单元一维译码（线性译码结构）203.SRAM2114存储容量为1K×418个引脚：10根地址线A9～A04根数据线I/O4～I/O1片选CS*读写WE*21SRAM2114的功能工作方式CS*WE*I/O4~I/O1未选中读操作写操作100×10高阻输出输入224.SRAM芯片6264存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选CS1*、CS2读写WE*、OE*功能+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND1234567891011121314282726252423222120191817161523SRAM6264的功能工作方式CS1*CS2WE*OE*D7~D0未选中未选中读操作写操作1×00×011××01××10高阻高阻输入输出24一个实际SRAM的例子255.存储器访问周期的时序存储器芯片对输入信号的时序要求是很严格的，而且各种存储器芯片的时序要求也不相同。为确保正常工作，存储器上的控制逻辑提供的地址输入和控制信号必须满足该器件制造厂家所规定的时序参数。存储器的读操作和写操作时序是不同的。在选择存储器器件时，须考虑的最重要的参数是存取时间。从地址输入稳定到数据输出的最大时延被称为存取时间。26存储器读周期的时序读周期时间从地址开始的存取时间从片选有效开始的存取时间地址CS数据输出读恢复时间下一存储器周期开始处ADBC27对于读操作而言，输出数据后不能立即改变地址输入信号而开始另一次读操作。这是因为在下一次存储器操作之前，器件需要一定的时间来完成内部操作，这段时间被称为读恢复时间。存取时间和读恢复时间之和叫做存储器读周期时间。从一次读操作的开头到下一个存储器周期开始之间的时间不应小于存储器读周期时间。同样也存在写恢复时间。存储器读周期的时序28存储器写周期的时序写周期时间地址建立时间写脉冲宽度地址CS数据输出写恢复时间下一存储器周期开始处ADBCWE29写周期中除了要加地址输入信号和芯片片选信号CS外，还要在WE线上加一个低电平有效的写入脉冲，并提供要写入的数据。数据输入的时序要求不太严格，只要在整个写周期中保持稳定即可。但对于写脉冲却有两个严格的时序要求：地址建立时间和写脉冲宽度。地址建立时间就是地址状态达到稳定的时间，在经过这段时间之后才能加入写脉冲。存储器写周期的时序305.2.2动态RAM(DRAM)动态RAM单元线路简单，以MOS管极间寄生电容来存储信息由于漏电原因，电容器上的电荷一般会在几毫秒内泄漏掉。为此，必须定期给它们补充电荷，这就是动态RAM的刷新动态RAM集成度高，引脚数目受到小型化封装的限制，往往很少，少量的地址线要分时作行地址和列地址用动态RAM内部结构有两个特点：一是具有行地址和列地址锁存器，另一个是内部带有读出再生放大器，提高信号输出功率311.DRAM的单管存储单元电路由一个MOS管和一个电容组成写入：行选择有效，T1导通，写入信息送上数据线，列选择有效，T2导通，信息写入存储电容C读出：与写入类似，行列选通，T1T2导通，C上的信息送上数据线刷新放大器行选择列选择数据I/O线CT1T232存储矩阵地址总线I/O缓冲器数据总线读写控制/动态刷新电路RAS#地址锁存器CAS#WE#2.DRAM芯片的结构333.芯片实例—Intel2118DRAM存储容量为16K×116个引脚：7根地址线A6～A0数据输入输出信号Din，Dout行列选通信号RAS*，CAS*读写WE*NCDINWERASA0A2A1VDDVSSCASDOUTA6A3A4A5NC123456781615141312111092118DRAM2118的内部结构344.动态RAM的刷新（1）动态RAM为什么要进行刷新

动态RAM是利用电容C上充积的电荷来存储信息的。当电容C有电荷时，为逻辑“1”，没有电荷时，为逻辑“0”。但由于任何电容都存在漏电，因此，当电容C存有电荷时，过一段时间由于电容的放电过程导致电荷流失，信息也就丢失。因此，需要周期性地对电容进行充电，以补充泄漏的电荷，通常把这种补充电荷的过程叫刷新或再生。刷新放大器行选择列选择数据I/O线CT刷新方法尽管对各个基本存储电路在读出或写入时都进行了刷新，但对存储器中各单元的访问具有随机性，所以需要系统地对存储器进行定时刷新。逐行刷新利用DRAM内部的行地址生成器（也称刷新计数器）每次选择一行，用来自动地依次生成行地址，一行中的基本存储电路存储的信息被选通到各自的读出放大器进行放大锁存。由于没有行列选通，没有真正的输出，而是把锁存的信息再写回原来的基本存储电路，实现刷新。3536刷新时间间隔刷新时间间隔：目前大多数厂家给出的参数是，基本存储电路中电容上的数据有效保存时间上限是64ms，即行的刷新循环周期为64ms。37§5.4存储器的组成5.4.1存储器芯片的扩充在组成微机系统的存储器模块时，需要位数少、容量小的存储器芯片来组成存储器模块。存储器的组成包括存储器位数的扩充和容量的扩充，用小容量的存储器模块来组成合适的存储器。381.位数的扩充位数的扩充是指存储芯片的位数不够，需对每个存储单元的位数进行扩展。CSWEA0~A9D0~D7CSWED0~D3A0~A9D0~D3U1U2CSWED4~D7A0~A9D0~D3211421142片Intel2114（1K×4位）组成1K×8位存储器模块39多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数其它连接都一样这些芯片应被看作是一个整体常被称为“芯片组”位数的扩充40存储器芯片的扩充2114（1）A9～A0I/O4～I/O1片选D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE两片同时选中数据分别提供412.容量的扩充存储系统常需利用多个存储芯片扩充容量，也就是扩充了主存储器地址范围这种扩充简称为“地址扩充”或“容量扩充”进行“地址扩充”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址这个寻址方法，主要通过将存储芯片的片选端与系统的高位地址线相关联来实现42容量的扩充由16K8位芯片组成64K8位的存储器43由1K×4SRAM构成的4K×8存储模块I/O1~4A0~A9CSWEI/O1~4A0~A9CSWEI/O1~4A0~A9CSWEI/O1~4A0~A9CSWEI/O1~4A0~A9CSWEI/O1~4A0~A9CSWEI/O1~4A0~A9CSWEI/O1~4A0~A9CSWE列选通0列选通1列选通2列选通3WRD4~D7D0~D3A0~A9A0~A944地址译码电路A15A14A13A12MREQA11A10列选通0列选通1列选通2列选通34000H~43FFH4400H~47FFH4800H~4BFFH4C00H~4FFFH00010001101145地址有16位，则A15～A12用来选择存储器模块，A11和A10用来选择该存储器模块中的一列，A9～A0用来选择该芯片中对应的存储单元，它们的取值范围应该是从000H～3FFH。译码电路可以将全部高位地址线作为输入，也可以将部分高位地址线作为输入，对应的译码器分别称为全译码器和部分译码器。全译码器的输出有效状态对应唯一的高位地址，部分译码器由于有的高位地址线没有参加译码，其0和1的取值为无关项，因此高位地址不是唯一的，这就产生地址重迭地址译码电路46问题。在这种情况下，存储器模块的任一存储单元都可以用几个不同的地址码进行访问。没有参加地址译码的地址线取值为0时对应的一组地址为存储器模块的基本地址。其他的重迭地址为映象地址。有时利用部分译码器简化译码器逻辑，译码器电路逻辑决定了各芯片（或经过位扩充的芯片组）以及存储器模块的地址范围。地址译码电路477.4.28位微机系统中存储器组成1、8位微机系统中存储器组成的特点在微机系统中，存储器是按字节（8位二进制数）来构成的；8位CPU的数据总线为8位，在每一个存储器读写周期中只能完成一个字节的读写操作，字（16位二进制数）的读写操作是用两个读写周期完成的；8位CPU的地址总线为16位，它的64KB存储空间同属一个单一的存储体，即存储体为64K×8位。A15～A0D7～D0A15～A0存储器64K×8D7～D08位微机中存储器组成原理图48在8位CPU组成的微机系统中，CPU可以访问的存储器地址空间为64KB，地址范围为0000H～FFFFH；内存储器为ROM和RAM两大模块组成，而RAM又分为系统区（监控程序或操作系统占用的内存区域）和用户区；组成存储器时，要根据CPU的特点合理安排ROM模块的地址范围和RAM模块的地址范围，这就是存储器的地址分配。一般情况下，系统复位后启动地址在低端（0000H），则ROM模块的地址分配在低端，RAM模块的地址分配在高端；反之，ROM分配在高端，RAM在低端。8位微机系统中存储器组成的特点492、8位微机系统中存储器组成举例50例题：按给出的存储器逻辑图分析计算各芯片地址A15A13CPUA12-A0RDCE8KX8ROMOECE8KX8ROMOE3:8译码D0-D7WECE8KX8RAMWECE8KX8RAMWE1470OEOEA14U1U2U3U4517.4.38086系统中存储器组成1、8086系统中存储器组成的特点8086CPU的地址总线有20条，它的存储器是以字节为存储单元组成的，每个字节对应一个唯一的地址码，所以具有1MB（1,048,578B）的寻址能力。8086CPU数据总线16位，与8086CPU对应的1MB存储空间可分为两个512KB的存储体。其中一个存储体是由奇地址的存储单元（高字节）组成，另一个存储体是由偶地址的存储单元（低字节）组成。前者称为奇地址的存储器，后者称为偶地址的存储体。偶地址存储体的数据线与16位数据总线的低8位（D7～D0）连接，奇地址存储体的数据线与16位数据总线的高8位（D15～D8）连接。20位地址总线中的19条线（A19～A1）同时对两个存储体寻址，地址总线中的A0只与偶地址存储体相连接，用于对偶地址存储体的选择。当A0为0时，选中偶地址存储体；当A0为1时，不能选中偶地址存储体。奇地址存储体的选择信号为BHE。52D15～D8D7～D0A19～A1A0BHED7～D0D7～D0SELSELA18～A0A18～A0奇（高字节）地址存储体偶（低字节）地址存储体512K×8512K×88086系统中存储器组成53存储体选择BHEA0操作00奇偶两个字节同时传送01从奇地址传送一个字节10从偶地址传送一个字节11无操作8086系统中存储器组成548086系统中存储器组成举例55§5.5高速缓冲存储器(Cache)5.5.1概述发展存储体系的必要性对存储器的基本要求：大容量、高速度、低价格单一工艺的存储器件不能同时满足容量、速度和价格的要求采用并行系统，缩小主存系统，缩小主存和CPU的速度差异，但这种技术的效果有限56高速缓冲存储器(Cache)多级存储体系存储体系：有多种存储层次，对程序设计者而言，各层次是一个逻辑上的整体，各层次之间的信息交换由辅助软硬件自动完成存储层次主要包括主存—辅存、Cache—主存虚拟存储器：为了扩大用户使用的存储空间，并能进行存储系统的自动管理和调度高速缓存：为了解决CPU和主存之间速度不匹配的问题，提高程序的执行速度。57存储系统的层次结构通用寄存器组CPU内指令、数据栈多级Cache(SRAM)主存储器DRAM级联外部存储器脱机外部存储器CPU内部58解决CPU与内存速度差异的方法在总线周期中插入等待周期在CPU中增设寄存器内存采用高速SRAM采用多体交叉并行存储器采用Cache存储器59Cache在微机系统中的位置每当CPU要存取存储器时，都先检查高速缓存。若所要的指令或数据在高速缓存内，则CPU直接存取高速缓存。这种情况称为高速命中。反之，若CPU所要的指令或数据不在高速缓存中，则需存取较慢的主存储器。这种情况称为高速未命中。CPU主存Cache高度缓冲存储器概念由小容量的高速SRAM和高速缓冲控制器组成，它将CPU要访问的指令和数据从内存中复制到了它自身，由它直接向CPU提供，实现零等待状态。6061Cache的实现依据程序运行时，在时间上和空间上的局部性时间上的局部性：最近的未来要用的指令和数据可能是正在使用的指令和数据，因为程序存在循环，时间上临近。空间上的局部性：临近的未来要使用的指令和数据可能和现在使用的指令和数据在在空间上是邻近的，因为大部分指令和数据是顺序存储的。62Cache的工作原理存储组织：cache和主存分成大小相同的块CPU给出主存地址，其中块号送入到主存—cache地址映像变换机构，在此处判断该块号是否在cache中若在cache中，则称为高速命中，地址映像机构将主存地址变换为cache地址，去访问cache，访问结果直接传向