EDA设计流程及其工具概述

第2章EDA设计流程及其工具1：FPGA/CPLD设计流程2：ASIC及其设计流程3：常用EDA工具4：IP核2.1FPGA/CPLD设计流程FPGA：现场可编程门阵列

CPLD：复杂可编程逻辑器件一、这2种器件的一般开发流程为：(OneTimeProgramming)功能仿真原理图/HDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载逻辑综合器结构综合器1.功能仿真2.时序仿真时序与功能门级仿真FPGA/CPLD器件和电路系统1.isp方式下载2.JTAG方式下载3.针对SRAM结构的配置4.OTP器件编辑2.1.1设计输入(原理图／HDL文本编辑)1.图形输入

图形输入

原理图输入

状态图输入波形图输入1、设计输入（原理图/HDL文本编辑）将需设计的电子系统的功能和结构以图形或文本方式表达。1）图形输入：原理图输入、状态图输入、波形图输入原理图方式应用最为广泛,原理图输入对原理图进行功能验证后再进行编译即可转换为网表文件。但此方法一般仅实用于小电路。对于稍大的电路，其可读性、可移植性差。波形图主要应用于仿真功能测试时产生某种测试信号;状态图常用于建模中。2）

HDL文本输入：目前主流输入方式，是最有效的方式，其可读性、可移植性好、便于存档。2综合

整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。综合

将前面输入的原理图、HDL语言描述转化为电路实现的门级网表的过程；是从抽象到具体实现的关键步骤；综合的结果不是唯一的；为达到性能要求，往往对综合加以约束。VHDL综合器运行流程①、约束条件：在逻辑综合过程中，为优化输出和工艺映射的需要，一定要有相应的约束条件以实现对设计实体的控制。如：面积、速度、功耗、可测性。②、工艺库：工艺库将提供综合工具所需要的全部半导体工艺信息。即工艺库不仅含有ASIC单元的逻辑功能、单元面积、输入到输出的定时关系、输出的扇出限制和对单元所需的定时检查。③、逻辑综合3步曲：逻辑综合工具将RTL级描述转换为门级描述一般有3步：1）.将RTL描述（VHDL程序）转换为未优化的门级布尔描述（布尔逻辑方程的形式）这一步称为“展平”。2）.执行优化算法，化简布尔方程，这一步称为“优化”。3）.按半导体工艺要求，采用相应的工艺库，把优化的布尔描述映射成实际的逻辑电路（逻辑实现）④.门级映射网表：

过程：取出优化后的布尔描述，并利用工艺库中得到的逻辑和定时上的信息去做网表，网表是对用户所描述的面积和速度指标的一种体现形式。工艺库中存有大量的网表，它们的功能相同，但可以在速度和面积之间权衡。3、、适适配配适配配器器也也称称结结构构综综合合器器，，它它的的功功能能是是将将由由综综合合器器产产生生的的网网表表文文件件配配置置于于指指定定的的目目标标器器件件中中，，使使之之产产生生最最终终的的下下载载文文件件，，如如JEDEC、、Jam格格式式的的文文件件。。适适配配所所选选定定的的目目标标器器件件(FPGA/CPLD芯芯片片)必必须须属属于于原原综综合合器器指指定定的的目目标标器器件件系系列列。。逻辑辑综综合合通通过过后后必必须须利利用用适适配配器器将将综综合合后后网网表表文文件件针针对对某某一一具具体体的的目目标标器器件件进进行行逻逻辑辑映映射射操操作作，，其其中中包包括括底底层层器器件件配配置置、、逻逻辑辑分分割割、、逻逻辑辑优优化化、、逻逻辑辑布布局局布布线线操操作作。。适适配配完完成成后后可可以以利利用用适适配配所所产产生生的的仿仿真真文文件件作作精精确确的的时时序序仿仿真真，，同同时时产产生生可可用用于于编编程程的的文文件件。。4、、行行为为仿仿真真、、功功能能仿仿真真、、时时序序仿仿真真仿真真就就是是让让计计算算机机根根据据一一定定的的算算法法和和一一定定的的仿仿真真库库对对EDA设设计计进进行行模模拟拟，，以以验验证证设设计计，，排排除除错错误误。。1））行行为为仿仿真真：：此时时的的仿仿真真只只是是根根据据VHDL的的语语义义进进行行的的，，与与具具体体电电路路没没有有关关系系。。2））功功能能仿仿真真：：直接接对对VHDL、、原原理理图图描描述述或或其其他他描描述述形形式式的的逻逻辑辑功功能能进进行行测测试试模模拟拟，，以以了了解解其其实实现现的的功功能能是是否否满满足足原原设设计计的的要要求求的的过过程程，，仿仿真真过过程程不不涉涉及及任任何何具具体体器器件件的的硬硬件件特特性性，，如如延延时时特特性性。。3））时时序序仿仿真真：：接近近真真实实器器件件运运行行特特性性的的仿仿真真，，仿仿真真文文件件中中已已包包含含了了器器件件硬硬件件特特性性参参数数，，仿仿真真精精度度高高。。5、编程程下载将适配后后的下载载文件，，通过通通信电缆缆或专用用编程器器写至相相应目标标器件的的过程。。FPGA与CPLD的的辨别和和分类主主要是根根据其结结构特点点和工作作原理。。通常的的分类方方法为：：将以乘积积项结构构方式构构成逻辑辑行为的的器件称称为CPLD，，它所产产生的是是熔丝图图文件即即JEDEC文文件（简简称JED文件件）。如如Lattice的ispLSI系系列、Xilinx的的XC9500系列、、Altera的MAX7000S系列和和Lattice(原原Vantis)的Mach系列等等。将以查表表法结构构方式构构成逻辑辑行为的的器件称称为FPGA，，它所产产生的是是位流数数据文件件。如Xilinx的的SPARTAN系列列、Altera的FLEX10K或ACEX1K系列列等。器件编程程需要满满足一定定的条件件，如如编程电电压、编编程时时序和编编程算法法等。普普通的的EPLD/CPLD器件和和一次性性编程的的FPGA需要要专用的的编程器器完成器器件的编编程工作作。基基于SRAM的的FPGA可以以由EPROM或其它它存储体体进行配配置。在在线可可编程的的PLD器件不不需要专专门的编编程器，，只要要一根编编程下载载电缆就就可以了了。6、硬件件测试将含有载载入了设设计的FPGA或CPLD的的硬件系系统进行行统一测测试，以以便最终终验证设设计项目目在目标标系统上上的实际际工作情情况。实验开发发系统九十年代代以来，，集成电电路工艺艺发展非非常迅速速，已从从亚微米米(0.5到1微米)进入到到深亚微微米(小小于0.5微米米)，进进而进入入到超深深亚微米米(小于于0.25微米)。其主主要特点点：特征尺寸寸越来越越小芯片尺寸寸越来越越大单片上的的晶体管管数越来来越多时钟速度度越来越越快电源电压压越来越越低布线层数数越来越越多I/O引引线越来来越多一、集成成电路工工艺的发发展特点点和规律律2.2ASIC及及其设计计流程年份1997199920012003200620092012最小线宽宽0.250.180.150.130.100.070.01(μm））DRAM容容量256M1G1G~4G4G16G64G256G每片晶晶体管管数112140762005201400（M））芯片尺尺寸300440385430520620750(平方方毫米米）频率(兆兆赫））750120014001600200025003000金属化化层层层数66-7777-88-99最低供供电电电压1.8-2.51.5-1.81.2-1.51.2-1.50.9-1.20.6-0.90.5-0.6（v）最大晶圆直直径200300300300300450450（mm）发展规划代代次的指标标1、集成电电路发展的的方向1）在发展展微细加工工技术的基基础上，开开发超高速速、超高集集成度的电电路。2）迅速、、全面地利利用已达到到的或已成成熟的工艺艺技术、设设计技术、、封装技术术、和测试试技术等发发展各种专专用集成电电路（ASIC）。。二、IC发展方向向与我国IC的发展展情况从另一个角角度来说，，进入90年代以来来，电子信信息类产品品的开发明明显地出现现了两个特特点：1、开发产产品的复杂杂程度加深深，出现SOC；2、开发产产品的上市市时限紧迫迫。2、我国集集成电路的的发展现状状2002年年中国信息息技术趋势势大会上专专家指出的的IC技术术是IT领领域热点技技术之一；；IC是整整个电子信信息产业乃乃至国民经经济的基础础。目前我国的的半导体集集成电路生生产分为三三大类：IC设计公公司（Fabless，无生生产线））国内半导体体芯片厂家家的主流产产品是5至至6英寸硅硅片，大约约占总量的的三分之二二强。随着着上海华虹虹NEC公公司8英寸寸生产线的的投产，6至8英寸寸硅片的需需求量将上上升。芯片加工厂厂（Foundry）我国集成电电路芯片制制造业现己己相对集中中,主要分分布在上海海、北京、、江苏、浙浙江等省市市。后工序（测测试、封装装、设备））其中IC设设计以人为为主，脑力力密集型，，属高回报报产业。3、我国集集成电路生生产能力方方面：93年生产产的集成电路为为1.78亿块，占占世界总产产量的0.4%，相相当于美国国1969年的水平平，日本1971年年的水平。。96年为7.09亿亿块，而1996年年国内集成成电路市场场总用量为为67.8亿块,国国内市场占占有率仅为为10％。。99年为23亿块,销售额70多亿元元，国内市市场占有率率不足20％，绝大大部分依靠靠进口。2000年年需求量为为180亿亿块，预计计可生产32亿块。。总之，我国国集成电路路产业的总总体发展水水平还很低低，与国外外相比大约约落后15年。但是是，目前已已具备0.25微米米芯片设计计开发和0.18微微米芯片规规模生产能能力，以““方舟”、、“龙芯””为代表的的高性能CPU芯片片开发成功功，标志着着我国已掌掌握产业发发展的部分分重大核心心技术。三、IC分分类（一）按功功能结构分分类集成电路按按其功能、、结构的不不同，可以以分为模拟拟集成电路路数字集成成电路和数数/模混合合集成电路路三大模拟集成电电路又称线性电路用来产生、、放大和处处理各种模模拟信号（（指幅度随随时间变化化的信号。。例如半导导体收音机机的音频信信号录放机机的磁带信信号等），，其输入信信号和输出出信号成比比例关系。。数字集成电电路用来产产生、放大大和处理各各种数字信信号（指在在时间上和和幅度上离离散取值的的信号。例例如3G手手机、数码码相机、电电脑CPU、数字电电视的逻辑辑控制和重重放的音频频信号和视视频信号））（二）按制制作工艺分分类集成电路按按制作工艺艺可分为半导体集成成电路和膜膜集成电路路。膜集成电路路又分类厚膜集成电电路和薄膜膜集成电路路。（三）按集集成度高低低分类集成电路按按集成度高高低的不同同可分为SSI小规模集成成电路(SmallScaleIntegratedcircuits)MSI中规模集成成电路(MediumScaleIntegratedcircuits)LSI大规模集成成电路(LargeScaleIntegratedcircuits)VLSI超大规模集集成电路(VeryLargeScaleIntegratedcircuits)ULSI特大规模集集成电路(UltraLargeScaleIntegratedcircuits)GSI巨大规模集集成电路也被称作极极大规模集集成电路或或超特大规规模集成电电路(GigaScaleIntegration)。（四）按导导电类型不不同分类集成电路按按导电类型型可分为双极型集成成电路和单单极型集成成电路,他们都是数数字集成电电路.双极型集成成电路的制制作工艺复复杂，功耗耗较大，代代表集成电电路有TTL、ECL、HTL、LST-TL、STTL等类型型。单极型型集成电路路的制作工工艺简单，，功耗也较较低，易于于制成大规规模集成电电路，代表表集成电路路有CMOS、NMOS、PMOS等等类型。（五）按用用途分类集成电路按按用途可分分为电视机机用集成电电路、音响响用集成电电路、影碟碟机用集成成电路、录录像机用集集成电路等等。（六）按应应用领域分分集成电路按按应用领域域可分为标准通用集集成电路和和专用集成成电路。(七)按外外形分集成电路按按外形可分分为圆形(金属外壳壳晶体管封封装型，一一般适合用用于大功率率)、扁平型(稳定性好好,体积小小)和双列直插型型。2.2.1ASIC设计计方法按版图结构构及制造方方法分，有有半定制(Semi-custom)和全定制制(Full-custom)两种实实现方法。。全定制方法法是一种基于于晶体管级级的，手工工设计版图图的制造方方法。半定制法是一种约束束性设计方方式，约束束的目的是是简化设计计，缩短设设计周期，，降低设计计成本，提提高设计正正确率。ASIC设设计方法全定制法半定制法门阵列法标准单元法法可编程逻辑辑器件法2.2.2一般般ASIC设计的流流程系统规格说说明系统划划分逻辑设计与与综合综合后仿真真芯片测测试版图设设计版图验验证参数提取与与后仿真制版、流片片SOC:(Systemonachip)北京海尔集集成电路设设计有限公公司一、SOC（SystemonChip,片上上系统）技术1、SOC技术的开开发与应用用SOC的工工作开始于于20世纪纪90年代代,虽然对对SOC至至今尚无非非常明确的的定义，但但一般认为为，采用深深亚微米（（DSM））工艺技术术，IP核核的复用和和软硬件协协同设计是是SOC的的三大技术术特征。ASIC设设计的热点点和趋势2、SOC的产生和和发展有三三个方面的的原因首先是微电电子加工技技术的发展展，已经使使得在单个个芯片上制制作电子系系统所需要要的几乎所所有元件有有了可能。。其次，几十十年来集成成电路的设设计能力的的增长滞后后于工艺技技术的发展展，在深亚亚微米（DSM）阶阶段变的更更加突出，，因而SOC设计技技术应运而而生。第三，电子子系统发展展的需要，，利用SOC可以大大大减少所所使用的元元件数量，，提高产品品性能，降降低能耗，，缩小体积积，降低成成本，或者者说在相同同的工艺技技术条件下下，可以实实现更高的的性能指标标。按照1999年国际际半导体技技术发展指指南(ITRS1999），，目前组成成SOC的的模块单元元可以包括括微处理器器核，嵌入入式SRAM、DRAM和FLASH单元以及及某些特定定的逻辑单单元。ITRS99认为，，开发SOC的根本本目标是提提高性能和和降低成本本,另外，，Soc开开发的另一一个重要的的考虑是他他的可编程程特性（通通过软件、、fpga,flash或其其他手段来来实现）。。2.3常常用EDA工具本节主要介介绍当今广广泛使用的的以开发FPGA和和CPLD为主的EDA工具具，及部分分关于ASIC设计计的EDA工具。EDA工具具大致可以以分为如下下5个模块块：设计输入编编辑器仿真器HDL综合合器适配器(或或布局布线线器)下载器2.3.1设计计输入编辑辑器通常专业的的EDA工工具供应商商或各可编编程逻辑器器件厂商都都提供EDA开发工工具，在这这些EDA开发工具具中都含有有设计输入入编辑器，，如Xilinx公公司的Foundation、ISE，Altera公司司的MAX+plusII、QUARTUS等。一般的设计输输入编辑器都都支持图形输输入和HDL文本输入。。2.3.2HDL综综合器HDL综合器器是一种用EDA技术实实施电路设计计中完成电路路化简、算法法优化、硬件件结构细化的的计算机软件件，是将硬件件描述语言转转化为硬件电电路的重要工工具。HDL综合器器的输出文件件一般是网表表文件，可以以是：用于电路设计计数据交换和和交流的工业业标准化格式式的文件；直接用硬件描描述语言HDL表达的标标准格式的网网表文件；对应FPGA/CPLD器件厂商的的网表文件。。性能良好的FPGA/CPLD设计计的HDL综综合器有如下下三种：Synopsys公司的的FPGACompiler、FPGAExpress综合器。。Synplicity公公司的SynplifyPro综综合器。Mentor子公司ExemplarLogic的LeonardoSpectrum综综合器。综合器的使用用也有两种模模式：图形模式和命命令行模式(Shell模式)。2.3.3仿仿真器按处理的硬件件描述语言类类型分，HDL仿真器可可分为：(1)VHDL仿真真器。(2)Verilog仿真器。。(3)MixedHDL仿真真器(混合HDL仿真器器，同时处理理Verilog与VHDL)。(4)其其他HDL仿仿真器(针对对其他HDL语言的仿真真)。常用的仿真器器有：ModelTechnology公司的ModelsimCadence公司的Verilog-XL和NC-SimAldec公司的ActiveHDLSynopsys公司的VCS等。按仿真的电路路描述级别的的不同，HDL仿真器可可以单独或综综合完成以下下各仿真步骤骤：(1)系系统级仿真。。(2)行行为级仿真。。(3)RTL级仿真真(功能级））。(4)门门级时序仿真真。2.3.4适适配器（布局布线线器）完成目标系统统在器件上的的布局布线，，通常由厂商商提供的专门门针对器件的的软件来完成成。适配器最后输输出的是厂商商自定义的下下载文件，包包括：时序仿真文件件适配技术报告告文件面向第三方EDA工具的的输出文件编程下载文件件2.3.5下下载器（编程器））将设计下载到到对应器件，，实现硬件设设计。一般由由厂商提供的的专门针对器器件的下载软软件和下载电电缆线完成。。具有知识产权权的IP模块的使用是是现代数字系系统设计最有有效方法之一一。IP模块一般般是比较复杂杂的模块，如如数字滤波器器、总线接口口、DSP、、图像处理单单元等。这类模块设计计工作量大，，设计者重新新设计时，