1141全体vhdl倍频器理工万方科技学院生设计

1、倍频器（frequency r）倍频器（frequency r）f10nfn频器用途广泛，如发射机采用倍频器后可使主振器振荡在较低频率，以提高频率稳定VDLA+lusroduced digital frequency r of circuits operating principle roduced digital frequency r of circuits operating principle ysis frequency r have a for the error,and then gives by VHDL to realize digital frequency simulat

2、ion r method, and Max+plusII verifies through Theretention effects of concentration ,salinity and the permeability of core are researched. The results t retention increased with the concentration hoteric he salinity range of experiment, retention decreases alongwith the salinity. With the increasing

3、 of the core permeability, retention is KeyWords:VHDL,digital frequency r,fractional frequency 课程介课程介各模块基于FPGA的设计实实验仿7结参考文致联起来，可以联起来，可以使倍频次数大大提高，以下重点用语言来研究数字本次课程的设计主要是配合EDA 本次课程的设计主要是配合EDA 的振荡频率严格地锁定在输入频率 f1 的倍乘值 f0nf1 上 。 倍频器有晶体管倍频能二倍频器和三倍频器级联可产生六次倍频，mNNm3.1 数字倍频器的原理f1f0nf1频器级联可产生六次倍频，mNNm3.1 数字倍频器

4、的原理f1f0nf1频器级联可产生六次倍频，mNNm安特性的截止区，输出回路则调谐在输入频率的 n 次谐波上。变容二极管倍频器. 由于变容二极管的非线性特性,二极管的端电压含有基频 nf1它的原理框图如图 4慢3.2 数字倍频器的功能本文数字倍频的工作原理， 采用 VHDL 语言实现了各个功能模块并在慢3.2 数字倍频器的功能本文数字倍频的工作原理， 采用 VHDL 语言实现了各个功能模块并在数字倍频器的原理框图如图 1 所示,其是作为数字倍频器晶振的高频时钟fi是K内计数值为 内计数值为 / 除以倍频系数=IN/K =IN/K4.设计方成。由于N 不能整除以K 时，就会产生误差。4.设计方成

5、。由于N 不能整除以K 时，就会产生误差。L/K,1 n K为了补偿因设去 N/K 整除后的余数而产生的截断误差，应改进 N/K 的除法电路，不N/KN/K5 各模块基于 FPGA 的设计5.1 除法电路模5 各模块基于 FPGA 的设计5.1 除法电路模进N/KN/KK当输入信号 为时钟信号5.2 分数分频模来获得所需的分数分频。该模块的原理如图 3olNLIBRARYUSE IEEE.STD_LOGIC_1164.ALL; ENTITY decount IS preset:INolNLIBRARYUSE IEEE.STD_LOGIC_1164.ALL; ENTITY decount IS

6、preset:INolk: BUFFER ENDARCHITECTUREdecount_archOFdecountSIGNALclk,divide2:DOWNTOclk=inclkXOR-inclkdivide2ooENDENDENDlkeventanddivide2=notoENDENDENDlkeventanddivide2=not说明：以上程序实现对时钟源 inclk 进行分频系数为 N-0.5 的分频，得到输出频率lk。Preset 输入端口是预置分频值 N，本程序中 preset 设为 4 位宽的位矢量o选用 MAX7000 系列的 EPM7032LC44-15 器件实现，仿真波形如图（5）所示。图中m=K-MOD(N,K)1择6 6 9/46 6 9/47 27电路。在使用 AlteraMax+plus II7电路。在使用 Alter