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1、数字电子技术基础（第六版）教学课件 第一章 数制和码制1.1 概述数字电路所处理的各种数字信号是以数码形式给出表示数量的大小： 采用进位计数制构成多位数码 多位数码中每一位的构成方法和从低位到高位的进位规则称为数制表示不同事物或事物的不同状态： 不同事物的代号为代码 编制代码的规则称为码制1. 2 几种常用的数制数制：每一位的构成从低位向高位的进位规则常用到的：十进制，二进制，八进制，十六进制十进制，二进制，八进制，十六进制逢二进一逢八进一逢十进一逢十六进一十进制数二进制八进制十六进制0000000000100010110200100220300110330401000440501010550

2、6011006607011107708100010809100111910101012A11101113B12110014C13110115D14111016E15111117F不同进制数的对照表1.3不同数制间的转换一、二十转换例：二、十二转换整数部分:例：二、十二转换小数部分:例：三、二十六转换例：将(01011110.10110010)2化为十六进制四、十六二转换例：将(8FA.C6)16化为二进制五、八进制数与二进制数的转换例：将(011110.010111)2化为八进制例：将(52.43)8化为二进制六、十六进制数与十进制数的转换 十六进制转换为十进制 十进制转换为十六进制：通过二进

3、制转化 1.4二进制运算1.4.1 二进制算术运算的特点算术运算：1：和十进制算数运算的规则相同 2：逢二进一 特 点：加、减、乘、除 全部可以用移位和相 加这两种操作实现。简化了电路结构 所以数字电路中普遍采用二进制算数运算1.4二进制数运算1.4.2 反码、补码和补码运算 二进制数的正、负号也是用0/1表示的。在定点运算中，最高位为符号位（0为正，1为负）如 +89 = （0 1011001） -89 = （1 1011001）二进制数的补码：最高位为符号位（0为正，1为负）正数的补码和它的原码相同负数的补码 = 数值位逐位求反(反码) + 1如 +5 = （0 0101） -5 = （1

4、 1011）通过补码，将减一个数用加上该数的补码来实现 10 5 = 5 10 + 7 12= 5 （舍弃进位） 7+5=12 产生进位的模 7是-5对模数12的补码 1011 0111 = 0100 （11 - 7 = 4）1011 + 1001 = 10100 =0100（舍弃进位） （11 + 916 = 4）0111 + 1001 =240111是- 1001对模24 （16） 的补码 两个补码表示的二进制数相加时的符号位讨论例：用二进制补码运算求出1310 、1310 、1310 、1310结论：将两个加数的符号位和来自最高位数字位的进位相加，结果就是和的符号 解：1.5几种常用的编

5、码一、十进制代码 几种常用的十进制代码十进制数8421码余3码2421码5211码余3循环码000000011000000000010100010100000100010110200100101001001000111300110110001101010101401000111010001110100501011000101110001100601101001110010011101701111010110111001111810001011111011011110910011100111111111010二、格雷码特点：1.每一位的状态变化都按一定的顺序循环。 2.编码顺序依次变化，按表中顺

6、序变化时，相邻代码只有一位改变状态。应用：减少过渡噪声 编码顺序二进制格雷码编码顺序二进制码格雷码000000000810001100100010001910011101200100011101010111130011001011101111104010001101211001010501010111131101101160110010114111010017011101001511111000三、美国信息交换标准代码（ASC）ASC是一组七位二进制代码，共128个应用：计算机和通讯领域 数字电子技术基础（第六版）教学课件 第二章 逻辑代数基础2.1 概述基本概念逻辑： 事物的因果关系逻辑运算

7、的数学基础： 逻辑代数在二值逻辑中的变量取值： 0/12.2 逻辑代数中的三种基本运算 与（AND） 或（OR） 非（NOT）以A=1表示开关A合上，A=0表示开关A断开；以Y=1表示灯亮，Y=0表示灯不亮；三种电路的因果关系不同：与条件同时具备，结果发生Y=A AND B = A&B=AB=ABA BY0 000 10 00 11或条件之一具备，结果发生Y= A OR B = A+BA BY0 000 11 01 11非条件不具备，结果发生 A Y0 110几种常用的复合逻辑运算与非 或非 与或非几种常用的复合逻辑运算异或Y= A BA BY0 000 11 01 10几种常用的复合逻辑运算

8、同或Y= A BA BY0 010 10 00 112.3 逻辑代数的基本公式和常用公式2.3.1 基本公式2.3.2 常用公式2.3.1 基本公式根据与、或、非的定义，得表2.3.1的布尔恒等式序号公 式序号公 式10 1 = 0; 0= 110 A = 0111 + A= 121 A = A120 + A = A3A A = A13A + A = A4A A= 014A + A = 15A B = B A15A +B = B + A6A (B C) = (A B) C16A + (B +C) = (A + B) + C7A (B +C) = A B + A C17A + B C = (A

9、+B)(A +C)8(A B) = A + B18(A+ B) = AB9(A ) = A证明方法：推演 真值表公式（17）的证明（公式推演法）：公式（17）的证明（真值表法）：ABCBCA+BCA+BA+C（A+B）(A+C)00000000001000100100010001111111100011111010111111001111111111112.3.2 若干常用公式序 号公 式21A + A B = A22A +A B = A + B23A B + A B = A24A ( A + B) = A25A B + A C + B C = A B + A CA B A C + B CD

10、= A B + A C26A (AB) = A B ; A (AB) = A 2.4 逻辑代数的基本定理2.4.1 代入定理 -在任何一个包含A的逻辑等式中，若以另外一个逻辑式代入式中A的位置，则等式依然成立。2.4.1 代入定理应用举例： 式（17） A+BC = (A+B)(A+C) A+B(CD) = (A+B)(A+CD)= (A+B)(A+C)(A+D)2.4.1 代入定理应用举例： 式 （8）2.4 逻辑代数的基本定理2.4.2 反演定理 -对任一逻辑式 变换顺序 先括号，然后乘，最后加不属于单个变量的上的反号保留不变2.4.2 反演定理应用举例：2.5.1 逻辑函数Y=F(A,B

11、,C,) -若以逻辑变量为输入，运算结果为输出，则输入变量值确定以后，输出的取值也随之而定。输入/输出之间是一种函数关系。 注：在二值逻辑中，输入/输出都只有两种取值0/1。2.5 逻辑函数及其描述方法2.5.2 逻辑函数的描述方法真值表逻辑式逻辑图波形图卡诺图计算机软件中的描述方式各种表示方法之间可以相互转换真值表输入变量A B C输出Y1 Y2 遍历所有可能的输入变量的取值组合输出对应的取值逻辑式 将输入/输出之间的逻辑关系用与/或/非的运算式表示就得到逻辑式。逻辑图 用逻辑图形符号表示逻辑运算关系，与逻辑电路的实现相对应。波形图 将输入变量所有取值可能与对应输出按时间顺序排列起来画成时间

12、波形。卡诺图EDA中的描述方式 HDL (Hardware Description Language) VHDL (Very High Speed Integrated Circuit ) Verilog HDL EDIF DTIF 。 举例：举重裁判电路A B CY0 0 000 0 100 1 000 1 101 0 001 0 111 1 011 1 11各种表现形式的相互转换：真值表 逻辑式例：奇偶判别函数的真值表A=0,B=1,C=1使 ABC=1A=1,B=0,C=1使 ABC=1A=1,B=1,C=0使 ABC =1这三种取值的任何一种都使Y=1,所以 Y= ? ABCY0000

13、0010010001111000101111011110真值表 逻辑式：找出真值表中使 Y=1 的输入变量取值组合。每组输入变量取值对应一个乘积项，其中取值为1的写原变量，取值为0的写反变量。将这些变量相加即得 Y。把输入变量取值的所有组合逐个代入逻辑式中求出Y，列表逻辑式 逻辑图1. 用图形符号代替逻辑式中的逻辑运算符。逻辑式 逻辑图1. 用图形符号代替逻辑式中的逻辑运算符。2. 从输入到输出逐级写出每个图形符号对应的逻辑运算式。 波形图 真值表2.5.3 逻辑函数的两种标准形式 最小项之和 最大项之积最小项 m：m是乘积项包含n个因子n个变量均以原变量和反变量的形式在m中出现一次对于n变量

14、函数有2n个最小项最小项举例：两变量A, B的最小项三变量A,B,C的最小项最小项的编号：最小项取值对应编号A B C十进制数0 0 00m00 0 11m10 1 02m20 1 13m31 0 04m41 0 15m51 1 06m61 1 17m7最小项的性质在输入变量任一取值下，有且仅有一个最小项的值为1。全体最小项之和为1 。任何两个最小项之积为0 。两个相邻的最小项之和可以合并，消去一对因子，只留下公共因子。 -相邻：仅一个变量不同的最小项 如 逻辑函数最小项之和的形式：例：利用公式可将任何一个函数化为逻辑函数最小项之和的形式：例：利用公式可将任何一个函数化为逻辑函数最小项之和的形

15、式：例：利用公式可将任何一个函数化为逻辑函数最小项之和的形式：例：逻辑函数最小项之和的形式：例：逻辑函数最小项之和的形式：例：逻辑函数最小项之和的形式：例：最大项：M是相加项；包含n个因子。n个变量均以原变量和反变量的形式在M中出现一次。如：两变量A, B的最大项对于n变量函数2n个最大项的性质在输入变量任一取值下，有且仅有一个最大项的值为0；全体最大项之积为0；任何两个最大项之和为1；只有一个变量不同的最大项的乘积等于各相同变量之和。最大项的编号：最大项取值对应编号A B C十进制数1 1 17M71 1 06M61 0 15M51 0 04M40 1 13M30 1 02M20 0 11M

16、10 0 00M02.6 逻辑函数的化简法逻辑函数的最简形式 最简与或 -包含的乘积项已经最少，每个乘积项的因子也最少，称为最简的与-或逻辑式。2.6.1公式化简法反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例： 2.6.1公式化简法反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例： 2.6.1公式化简法反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例： 2.6.1公式化简法反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例： 2.6.1公式化简法反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例： 2.6.2 卡诺图化简法

17、逻辑函数的卡诺图表示法实质：将逻辑函数的最小项之和的以图形的方式表示出来以2n个小方块分别代表 n 变量的所有最小项，并将它们排列成矩阵，而且使几何位置相邻的两个最小项在逻辑上也是相邻的（只有一个变量不同），就得到表示n变量全部最小项的卡诺图。 表示最小项的卡诺图二变量卡诺图 三变量的卡诺图4变量的卡诺图表示最小项的卡诺图二变量卡诺图 三变量的卡诺图4变量的卡诺图表示最小项的卡诺图二变量卡诺图 三变量的卡诺图4变量的卡诺图五变量的卡诺图用卡诺图表示逻辑函数将函数表示为最小项之和的形式 。在卡诺图上与这些最小项对应的位置上添入1，其余地方添0。用卡诺图表示逻辑函数例：用卡诺图表示逻辑函数 用卡诺

18、图化简函数依据：具有相邻性的最小项可合并，消去不同因子。 在卡诺图中，最小项的相邻性可以从图形中直观地反映出来。合并最小项的原则：两个相邻最小项可合并为一项，消去一对因子四个排成矩形的相邻最小项可合并为一项，消去两对因子八个相邻最小项可合并为一项，消去三对因子两个相邻最小项可合并为一项，消去一对因子 用卡诺图化简函数化简步骤： -用卡诺图表示逻辑函数 -找出可合并的最小项 -化简后的乘积项相加（项数最少，每项因子最少） 卡诺图化简的原则化简后的乘积项应包含函数式的所有最小项，即覆盖图中所有的1。乘积项的数目最少，即圈成的矩形最少。每个乘积项因子最少，即圈成的矩形最大。例： 00 01 1 1

19、1 001ABC例： 00 01 1 1 1 00011111101ABC例： 00 01 1 1 1 00011111101ABC例：化 简 结 果 不 唯 一例：0001111000011110ABCD例：00011110001001011001111111101111ABCD约束项任意项逻辑函数中的无关项：约束项和任意项可以写入函数式，也可不包含在函数式中，因此统称为无关项。在逻辑函数中，对输入变量取值的限制，在这些取值下为1的最小项称为约束项在输入变量某些取值下，函数值为1或为0不影响逻辑电路的功能，在这些取值下为1的最小项称为任意项2.7具有无关项的逻辑函数及其化简2.7.1 约束项

20、、任意项和逻辑函数式中的无关项2.7.2 无关项在化简逻辑函数中的应用合理地利用无关项，可得更简单的化简结果。加入（或去掉）无关项，应使化简后的项数最少，每项因子最少 从卡诺图上直观地看，加入无关项的目的是为矩形圈最大，矩形组合数最少。0001111000101111101ABCD000111100001x0010 x1011x0 xx101x0 xABCD000111100001x0010 x1011x0 xx101x0 xABCD例：00011110000001011x0111xxxx1010 xxABCD2.8 多输出逻辑函数的化简例:卡诺图化简逻辑图2.8 多输出逻辑函数的化简另一种化

21、简方式：找出Y1、Y2 、Y3 、Y4之间的共用项卡诺图化简逻辑图找出并合理利用共用项，得到总体最简的化简结果2.9 逻辑函数形式的变换将逻辑函数形式变换为与所用器件逻辑类型相适应的形式例：3输入与门和2输入或门2输入与非门2.9 逻辑函数形式的变换将逻辑函数形式变换为与所用器件逻辑类型相适应的形式例：异或门和与门数字电子技术基础（第六版）教学课件 补：半导体基础知识半导体基础知识（1）本征半导体：纯净的具有晶体结构的半导体。常用：硅Si，锗Ge两种载流子半导体基础知识（2）杂质半导体N型半导体多子：自由电子少子：空穴半导体基础知识（2）杂质半导体P型半导体多子：空穴少子：自由电子半导体基础知

22、识（3）PN结的形成空间电荷区（耗尽层）扩散和漂移半导体基础知识（4）PN结的单向导电性外加正向电压半导体基础知识（4）PN结的单向导电性外加反向电压半导体基础知识（5）PN结的伏安特性正向导通区反向截止区反向击穿区K:波耳兹曼常数T:热力学温度q: 电子电荷第三章 门电路3.1 概述门电路：实现基本运算、复合运算的单元电路，如与门、与非门、或门 门电路中以高/低电平表示逻辑状态的1/0获得高、低电平的基本原理高/低电平都允许有一定的变化范围正逻辑：高电平表示1，低电平表示0负逻辑：高电平表示0，低电平表示13.2半导体二极管门电路半导体二极管的结构和外特性（Diode）二极管的结构： PN结

23、 + 引线 + 封装构成PN3.2.1二极管的开关特性：高电平：VIH=VCC低电平：VIL=0 VI=VIH D截止，VO=VOH=VCCVI=VIL D导通，VO=VOL=0.7V二极管的开关等效电路：二极管的动态电流波形：3.2.2 二极管与门设VCC = 5V加到A,B的 VIH=3V VIL=0V二极管导通时 VDF=0.7VABY0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7VABY000010100111规定3V以上为10.7V以下为03.2.3 二极管或门设VCC = 5V加到A,B的 VIH=3V VIL=0V二极管导通时 VDF=0.7VABY0V0V0V0

24、V3V2.3V3V0V2.3V3V3V2.3VABY000011101111规定2.3V以上为10V以下为0二极管构成的门电路的缺点电平有偏移带负载能力差只用于IC内部电路3.3 CMOS门电路3.3.1MOS管的开关特性一、MOS管的结构S (Source)：源极G (Gate)：栅极D (Drain)：漏极B (Substrate):衬底金属层氧化物层半导体层PN结以N沟道增强型为例：以N沟道增强型为例：当加+VDS时，VGS=0时，D-S间是两个背向PN结串联，iD=0加上+VGS，且足够大至VGS VGS (th), D-S间形成导电沟道（N型层）开启电压二、输入特性和输出特性输入特性

25、：直流电流为0，看进去有一个输入电容CI，对动态有影响。输出特性：iD = f (VDS) 对应不同的VGS下得一族曲线 。漏极特性曲线（分三个区域）截止区恒流区可变电阻区漏极特性曲线（分三个区域）截止区：VGS 109漏极特性曲线（分三个区域）恒流区： iD 基本上由VGS决定，与VDS 关系不大漏极特性曲线（分三个区域）可变电阻区：当VDS 较低（近似为0）， VGS 一定时， 这个电阻受VGS 控制、可变。三、MOS管的基本开关电路四、等效电路OFF ，截止状态 ON，导通状态五、MOS管的四种类型增强型耗尽型大量正离子导电沟道3.3.2 CMOS反相器的电路结构和工作原理一、电路结构二

26、、电压、电流传输特性三、输入噪声容限结论：可以通过提高VDD来提高噪声容限3.3.3 CMOS 反相器的静态输入和输出特性一、输入特性二、输出特性二、输出特性3.3.4 CMOS反相器的动态特性一、传输延迟时间二、交流噪声容限三、动态功耗三、动态功耗3.3.5 其他类型的CMOS门电路一、其他逻辑功能的门电路1. 与非门 2.或非门 带缓冲极的CMOS门1、与非门带缓冲极的CMOS门2.解决方法二、漏极开路的门电路（OD门）三、 CMOS传输门及双向模拟开关1. 传输门2. 双向模拟开关四、三态输出门三态门的用途双极型三极管的开关特性（BJT, Bipolar Junction Transis

27、tor）3.4 TTL门电路3.4.1 半导体三极管的开关特性一、双极型三极管的结构管芯 + 三个引出电极 + 外壳基区薄低掺杂发射区高掺杂集电区低掺杂以NPN为例说明工作原理：当VCC VBBbe 结正偏, bc结反偏e区发射大量的电子b区薄，只有少量的空穴bc反偏，大量电子形成IC二、三极管的输入特性和输出特性 三极管的输入特性曲线（NPN）VON ：开启电压硅管，0.5 0.7V锗管，0.2 0.3V近似认为:VBE 0.7V以后，基本为水平直线特性曲线分三个部分放大区：条件VCE 0.7V, iB 0, iC随iB成正比变化， iC=iB。饱和区：条件VCE 0, VCE 很低，iC

28、随iB增加变缓，趋于“饱和”。截止区：条件VBE = 0V, iB = 0, iC = 0, ce间“断开” 。三、双极型三极管的基本开关电路只要参数合理：VI=VIL时，T截止，VO=VOHVI=VIH时，T导通，VO=VOL工作状态分析：图解分析法：四、三极管反相器的开关等效电路截止状态饱和导通状态五、动态开关特性从二极管已知，PN结存在电容效应。在饱和与截止两个状态之间转换时，iC的变化将滞后于VI，则VO的变化也滞后于VI。例3.4.1：（1）计算三极管值取多少，才能保证输入高电平信号时三极管饱和导通？（2）计算输出的高低电平值。5Vbe结的VON= 0.7VVIH=3.4VVIL=0

29、.2VD的正向导通压降为 0.7V解：（1）三极管工作在饱和状态，则 输入高电平时D1截止，则所以 三极管的电流放大系数必须大于3.73.4.2 TTL反相器的电路结构和工作原理一、电路结构设 二、电压传输特性二、电压传输特性二、电压传输特性需要说明的几个问题： 三、输入噪声容限3.4.3 TTL反相器的静态输入特性和输出特性例：扇出系数（Fan-out），试计算门G1能驱动多少个同样的门电路负载。输入输出3.4.4 TTL反相器的动态特性一、传输延迟时间1、现象二、交流噪声容限 当输入信号为窄脉冲，且接近于tpd时，输出变化跟不上，变化很小，因此交流噪声容限远大于直流噪声容限。（b）负脉冲噪

30、声容限（a）正脉冲噪声容限三、电源的动态尖峰电流2、动态尖峰电流3.4.5其他类型的TTL门电路一、其他逻辑功能的门电路1. 与非门2. 或非门3.与或非门4. 异或门二、集电极开路的门电路1、推拉式输出电路结构的局限性 输出电平不可调 负载能力不强，尤其是高电平输出 输出端不能并联使用 OC门2、OC门的结构特点OC门实现的线与3、外接负载电阻RL的计算3、外接负载电阻RL的计算3、外接负载电阻RL的计算三、三态输出门（Three state Output Gate ,TS）三态门的用途3.4.6 TTL电路的改进系列一、肖特基系列74S/54S（Schottky TTL）电路改进采用抗饱和

31、三极管用有源泄放电路代替74H系列中的R3减小电阻值2. 性能特点速度进一步提高，电压传输特性没有线性区，功耗增大二、低功耗肖特基系列74LS/54LS （Low-Power Schottky TTL）三、74AS,74ALS （Advanced Low-Power Schottky TTL） 3.5 其他类型的双极型数字集成电路*DTL：输入为二极管门电路，速度低，已经不用HTL：电源电压高，Vth高，抗干扰性好，已被CMOS替代ECL：非饱和逻辑，速度快，用于高速系统I2L：属饱和逻辑，电路简单，用于LSI内部电路 数字电子技术基础（第六版）教学课件 第四章 组合逻辑电路4.1概述一、组合

32、逻辑电路的特点从功能上 从电路结构上任意时刻的输出仅取决于该时刻的输入不含记忆（存储）元件二、逻辑功能的描述组合逻辑 电路组合逻辑电路的框图4.2 组合逻辑电路的分析方法4.3组合逻辑电路的设计方法一、逻辑抽象分析因果关系，确定输入/输出变量定义逻辑状态的含意（赋值）列出真值表二、写出函数式三、选定器件类型四、根据所选器件：对逻辑式化简（用门）变换（用MSI）或进行相应的描述（PLD）五、画出逻辑电路图，或下载到PLD六、设计验证七、工艺设计设计举例：设计一个监视交通信号灯状态的逻辑电路如果信号灯出现故障，Z为1RAGZ设计举例：1. 抽象输入变量: 红（R）、黄（A）、绿（G）输出变量： 故

33、障信号（Z）2. 写出逻辑表达式输入变量输出RAGZ00010010010001111000101111011111设计举例：3. 选用小规模SSI器件4. 化简5. 画出逻辑图4.4 若干常用组合逻辑电路4.4.1 编码器编码：将输入的每个高/低电平信号变成一个对应的二进制代码普通编码器优先编码器一、普通编码器特点：任何时刻只允许输入一个编码信号。例：3位二进制普通编码器输 入输 出I0I1I2I3I4I5I6I7Y2Y1Y0100000000000100000000100100000010000100000110000100010000000100101000000101100000000

34、1111利用无关项化简，得：二、优先编码器特点：允许同时输入两个以上的编码信号，但只对其中优先权最高的一个进行编码。例：8线-3线优先编码器（设I7优先权最高I0优先权最低）输 入输 出I0I1I2I3I4I5I6I7Y2Y1Y0XXXXXXX1111XXXXXX10110XXXXX100101XXXX1000100XXX10000011XX100000010X100000000110000000000实例：74HC148低电平选通信号选通信号附加输出信号为0时，电路工作无编码输入为0时，电路工作有编码输入输 入输 出1XXXXXXXX11111011111111111010XXXXXXX00

35、00100XXXXXX01001100XXXXX011010100XXXX0111011100XXX01111100100XX011111101100X01111111101000111111111110状态11不工作01工作，但无输入10工作，且有输入00不可能出现附加输出信号的状态及含意三、二-十进制优先编码器将 编成0110 1110 的优先权最高， 最低输入的低电平信号变成一个对应的十进制的编码4.4.2 译码器译码：将每个输入的二进制代码译成对应的输出高、低电平信号。常用的有：二进制译码器，二-十进制译码器，显示译码器等一、二进制译码器例：3线8线译码器输 入输 出A2A1A0Y7Y

36、6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000真值表 逻辑表达式：用电路进行实现 用二极管与门阵列组成的3线8线译码器集成译码器实例：74HC138低电平输出附加控制端74HC138的功能表：输 入输 出S1A2A1A00XXXX11111111X1XXX1111111110000111111101000111111101100101111101110011111101111010011101111101011101111110110101

37、111111011101111111二、二十进制译码器将输入BCD码的10个代码译成10个高、低电平的输出信号BCD码以外的伪码，输出均无低电平信号产生例：74HC42三、显示译码器1. 七段字符显示器 如：2. BCD七段字符显示译码器（代码转换器）7448 输 入输 出数字A3A2A1 A0YaYbYc YdYeYfYg字形000001111110100010110000200101101101300111111001401000110011501011011011601100011111701111110000810001111111910011110011101010000110111

38、101100110011211000100011131101100101114111000011111511110000000真值表 卡诺图BCD七段显示译码器7448的逻辑图7448的附加控制信号：（1）灯测试输入 当 时，Ya Yg全部置为17448的附加控制信号：（2）灭零输入当 时， 时，则灭灯7448的附加控制信号：（3）灭灯输入/灭零输出输入信号，称灭灯输入控制端： 无论输入状态是什么，数码管熄灭输出信号，称灭零输出端： 只有当输入 ，且灭零输入信号 时， 才给出低电平 因此 表示译码器将本来应该显示的零熄灭了 例：利用 和 的配合，实现多位显示系统的灭零控制 整数部分：最高位是0

39、，而且灭掉以后，输出 作为次高位的 输入信号小数部分：最低位是0，而且灭掉以后，输出 作为次低位的 输入信号4.4.3 数据选择器一、二选一数据选择器SELABY00000011010001111000101011011111A1A0Y11XX0000D10001D11010D12011D13二、“双四选一”，74HC153 分析其中的一个“四选一”4.4.4 加法器一、1位加法器1. 半加器，不考虑来自低位的进位，将两个1位的二进制数相加输 入输 出ABSCO00000110101011012. 全加器：将两个1位二进制数及来自低位的进位相加 输 入输 出ABCISCO00000001100

40、1010011011001010101110011111174LS18374HC183二、多位加法器串行进位加法器优点：简单缺点：慢2. 超前进位加法器基本原理：加到第i位的进位输入信号是两个加数第i位以前各位（0 j-1）的函数，可在相加前由A,B两数确定。优点：快，每1位的和及最后的进位基本同时产生。 缺点：电路复杂。74LS283思考：已知X是3位二进制数（其值小于等于5），试实现Y=3X 并用7段数码管进行显示 ?Y=3X？D2D1D04.4.5 数值比较器用来比较两个二进制数的数值大小一、1位数值比较器 A,B比较有三种可能结果二、多位数值比较器原理：从高位比起，只有高位相等，才比较

41、下一位。例如：2. 集成电路CC14585 实现4位二进制数的比较4.5 层次化和模块化的设计方法层次化 自顶向下 自底向上模块化 将经过设计和验证的逻辑电路封装模块，反复使用例4.5.1 用两片8线-3线优先编码器16线-4线优先编码器其中， 的优先权最高 状态11不工作01工作，但无输入10工作，且有输入00不可能出现第一片为高优先权只有(1)无编码输入时，(2)才允许工作第(1)片 时表示对 的编码低3位输出应是两片的输出的“或”例4.5.2 利用附加控制端进行扩展例： 用74HC138（3线8线译码器） 4线16线译码器D3=1D3=0例4.5.3 用两片74HC85组成一个8位数值比

42、较器例4.5.4 用4选1数据选择器实现例4.3.1交通信号灯监视电路4.6 可编程逻辑器件（PLD, Programmable Logic Device）一、概述1. 数字集成电路从功能上有分为 通用型、专用型两大类General ICs通用型Application-Specific ICs专用型2. PLD的特点：是一种按通用器件来生产，但逻辑功能是由用户通过对器件编程来设定的数字系统二、PLD的发展和分类PROM是最早的PLDFPLA 现场可编程逻辑阵列PAL可编程逻辑阵列GAL 通用阵列逻辑EPLD 可擦除的可编程逻辑器件CPLD 复杂的可编程逻辑器件FPGA 现场可编程门阵列Fiel

43、d Programmable Logic Array General Erase Complex Device 三、LSI中用的逻辑图符号四、 FPLA组合电路和时序电路结构的通用形式A0AnD0Dm四、 FPLA4.7 硬件描述语言硬件描述语言是描述电子电路的一种方法硬件描述语言在不同层次结构、功能和行为进行描述硬件描述语言描述组合电路 一、基本程序结构 二、两种描述方式 三、描述实例4.8 用可编程通用模块设计组合逻辑电路步骤： 1.逻辑抽象 2.选定PLD的类型和型号 3.选定开发系统 4.编写计算机输入文件 5.上机运行 6.下载4.9 组合逻辑电路中的竞争-冒险现象4.9.1 竞争-

44、冒险现象及成因一、什么是“竞争”两个输入“同时向相反的逻辑电平变化”，称存在“竞争” 二、因“竞争”而可能在输出产 生尖峰脉冲的现象，称为 “竞争-冒险”。三、2线4线译码器中的竞争-冒险现象4.9.2 * 略4.9.3 消除竞争-冒险现象的方法一、接入滤波电容尖峰脉冲很窄，用很小的电容就可将尖峰削弱到 VTH 以下。二、引入选通脉冲取选通脉冲作用时间， 在电路达到稳定之后， P的高电平期的输出信号 不会出现尖峰。三、修改逻辑设计例：数字电子技术基础（第六版）教学课件 第五章 半导体存储电路5.1 概述存储电路的基本功能：存储各种数据和信息寄存器 1.存储一组数据的电路 2.结构为一组具有公共

45、时钟信号输入端的触发器存储器 1.存储大量数据的电路 2.基本结构由存储矩阵和读/写控制电路组成5.2 SR锁存器一、电路结构与工作原理00000011100110110100011011001110二、动作特点在任何时刻，输入都能直接改变输出的状态。例：5.3 触发器5.3.1 电平触发的触发器一、电路结构与工作原理0XX000XX1110000100111100111011101001011011101*11111*二、动作特点在CLK=1的全部时间里，S和R的变化都将引起输出状态的变化。D触发器0XX000XX1110000100111100111011101001011011101*1

46、1111*5.3.2 边沿触发的触发器为了提高可靠性，增强抗干扰能力，希望触发器的次态仅取决于CLK的下降沿（或上升沿）到来时的输入信号状态，与在此前、后输入的状态没有关系。用CMOS传输门的边沿触发器维持阻塞触发器用门电路tpd的边沿触发器 一、电路结构和工作原理1、用两个电平触发D触发器组成的边沿触发器利用CMOS传输门的边沿触发器XXX0X01X15.3.3 脉冲触发的触发器一、电路结构与工作原理提高可靠性，要求每个CLK周期输出状态只能改变1次XXXX0000001110011011010001101101*1111* J KQ主从SRQQQCLK J主从SR KQQQQCLK(5)

47、列出真值表XXXX00000011100110110100011011011110XXXX0000001110011011010001101101*1111*主从SR J KQQQQCLK二、脉冲触发方式的动作特点主从SR J KQQQQCLK5.3.4 触发器的逻辑功能一、 触发器按逻辑功能的分类时钟控制的触发器中由于输入方式不同（单端，双端输入）、次态（ ）随输入变化的规则不同SR触发器1. 定义，凡在时钟信号作用下，具有如下功能的触发器称为SR触发器0000001110011011010001101101*1111*JK触发器1.定义000000111001101101000110110

48、11110T触发器1. 定义：凡在时钟信号作用下，具有如下功能的触发器000010101110D触发器1. 定义：凡在时钟信号作用下，具有如下功能的触发器000010101111。逻辑功能：是 与输入及 在CLK作用后稳态之间的关系 （RS, JK, D, T） 电路结构形式：具有不同的动作特点（转换状态的动态过程）（同步，主从，边沿）5.3.5 触发器的动态特性一、建立时间二、保持时间三、传输延迟时间四、最高时钟频率5.4 寄存器寄存器用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。只要求其中每个触发器可置1，置0。例1：例：用维-阻触发器结构的74HC1755.5

49、 存储器能存储大量二值信息的器件一、一般结构形式输入/出电路I/O输入/出控制！单元数庞大！输入/输出引脚数目有限二、分类1、从存/取功能分：只读存储器(Read-Only-Memory）随机读/写（Random-Access-Memory）2、从工艺分：双极型MOS型5.5.1 静态随机存储器（SRAM）一、结构与工作原理二、SRAM的存储单元六管N沟道增强型MOS管5.5.2* 动态随机存储器（DRAM）动态存储单元是利用MOS管栅极电容可以存储电荷的原理5.5.3 只读存储器ROM一、结构和工作原理二、举例地 址数 据A1A0D3D2D1D000010101101110010011111

50、0A0An-1W0W(2n-1)D0Dm两个概念：存储矩阵的每个交叉点是一个“存储单元”，存储单元中有器件存入“1”，无器件存入“0”存储器的容量：“字数 x 位数”二、ROM的分类1. 掩模ROM：出厂时已经固定，不能更改，适合大量生产简单，便宜，非易失性2 可编程ROM（PROM）总体结构与掩模ROM一样，但存储单元不同总体结构与掩模ROM一样，但存储单元不同写入时，要使用编程器3. 用电信号擦除的可编程只读存储器闪存（Flash Memory）为提高集成度，省去T2（选通管）改用叠栅MOS管（类似SIMOS管）5.5.4 存储器容量的扩展一、位扩展方式适用于每片RAM,ROM字数够用而位

51、数不够时接法：将各片的地址线、读写线、片选线并联即可例：用八片1024 x 1位 1024 x 8位的RAM二、字扩展方式适用于每片RAM,ROM位数够用而字数不够时1024 x 8RAM例：用四片256 x 8位1024 x 8位 RAM0001110110111011011111100001110110111011011111105.5.5 用存储器实现组合逻辑函数一、基本原理从ROM的数据表可见：若以地址线为输入变量，则数据线即为一组关于地址变量的逻辑函数地 址数 据A1A0D3D2D1D0000101011011100100111110A0An-1W0W(2n-1)地 址数 据A1A0

52、D3D2D1D0000101011011100100111110二、举例数字电子技术基础（第六版）教学课件 第六章 时序逻辑电路6.1 概述一、时序逻辑电路的特点功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。例：串行加法器，两个多位数从低位到高位逐位相加2. 电路结构上包含存储电路和组合电路存储器状态和输入变量共同决定输出二、时序电路的一般结构形式与功能描述方法可以用三个方程组来描述：三、时序电路的分类1. 同步时序电路与异步时序电路同步：存储电路中所有触发器的时钟使用统一的clk,状态变化发生在同一时刻异步：没有统一的clk,触发器状态的变化有先有后2. Mealy型

53、和Moore型Mealy型： Moore型： 6.2 时序电路的分析方法6.2.1 同步时序电路的分析方法分析：找出给定时序电路的逻辑功能即找出在输入和CLK作用下，电路的次态和输出。一般步骤：从给定电路写出存储电路中每个触发器的驱动方程（输入的逻辑式），得到整个电路的驱动方程。将驱动方程代入触发器的特性方程，得到状态方程。从给定电路写出输出方程。例：TTL电路6.2.2 时序电路的状态转换表、状态转换图、状态机流程图和时序图一、状态转换表000001000101000100110011100010010101011100110000111100010000010010201003011041

54、0005101061101700000111110000二、状态转换图三、状态机流程图（State Machine Chart）四、时序图例：（4）列状态转换表：（5）状态转换图00011011001/010/011/000/1111/100/001/010/0*6.2.3 异步时序逻辑电路的分析方法各触发器的时钟不同时发生例：TTL电路6.3 若干常用的时序逻辑电路6.3.1 移位寄存器一、寄存器用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。只要求其中每个触发器可置1，置0。例1：例：用维-阻触发器结构的74HC1756.3 若干常用的时序逻辑电路6.3.1 移位

55、寄存器具有存储 + 移位功能器件实例：74LS 194A，左/右移，并行输入，保持，异步置零等功能RDS1S0工作状态0XX置零100保持101右移110左移111并行输入 扩展应用（4位 8位）6.3.2 计数器用于计数、分频、定时、产生节拍脉冲等分类：按时钟分，同步、异步 按计数过程中数字增减分，加、减和可逆 按计数器中的数字编码分，二进制、二-十进制和 循环码 按计数容量分，十进制，六十进制一、同步计数器同步二进制计数器同步二进制加法计数器原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输

56、入端Ti的逻辑式应为：器件实例：74161工作状态X0XXX置 0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数同步二进制减法计数器原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：同步加减计数器加/减计数器加/减计数结果加/减计数器计数结果两种解决方案a.单时钟方式加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减器件实例：74LS191（用T触发器）工作状态X11X保持XX0X预置数(异步)010加计数011减计数b.

57、双时钟方式器件实例：74LS193（采用T触发器，即T=1）2. 同步十进制计数器加法计数器基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。能自启动器件实例：74 160工作状态X0XXX置 0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数减法计数器基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。能自启动十进制可逆计数器基本原理一致，电路只用到00001001的十个状态实例器件单时钟：74190,168双时钟：74192二. 异步计数器1. 二进制计

58、数器异步二进制加法计数器在末位+1时，从低位到高位逐位进位方式工作。原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转异步二进制减法计数器在末位-1时，从低位到高位逐位借位方式工作。原则：每1位从“0”变“1”时，向高位发出进位，使高位翻转2、异步十进制加法计数器原理：在4位二进制异步加法计数器上修改而成，要跳过1010 1111这六个状态12345678910J=0J=1J=0J=K=1J=1J=0器件实例：二五十进制异步计数器74LS290三、任意进制计数器的构成方法用已有的N进制芯片，组成M进制计数器，是常用的方法。N进制M进制1. N M原理：计数循环过程中设法跳过NM个状态。

59、具体方法：置零法 置数法例：将十进制的74160接成六进制计数器异步置零法工作状态X0XXX置 0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数例：将十进制的74160接成六进制计数器异步置零法置数法 (a)置入0000 (b)置入10012. N M 的计数器然后再采用置零或置数的方法例：用74160接成二十九进制工作状态X0XXX置 0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数例：用74160接成二十九进制整体置零（异步）整体置数（同步）四、移位寄存器型计数器1. 环形计数器2. 扭环形计数器五、计数器应用实例例1，计数器+译码器顺序节拍脉冲发生器例2，计数器+数据选择器序列脉冲发生器发生的序列：000101116.4 时序逻辑电路的设计方法6.4.1 同步时序逻辑电路的设计方法设计的一般步骤一、逻辑抽象，求出状态转换图或状态转换表