数电课程设计11级

1、Quartus II软件使用简介Quartus II是Altera公司提供的FPGACPLD开发集成环境，Altera是世界上最大可编程逻辑器件供应商之一。Quartus II界面友好、使用便捷，被誉为业界最易用易学的EDA软件。其主要功能为数字电子系统的设计输入(shr)、编辑、仿真、下载等。该软件支持原理图输入(shr)设计和VHDL语言（以及其它硬件描述语言）输入(shr)设计和原理图与HDL混合输入(shr)设计。VHDL(Very High Speed IC Hardware Description Language) 共三十三页共三十三页步骤1：建立工作库文件夹步骤2：输入设计项目

2、原理图或VHDL源程序步骤3：存盘，注意原理图或VHDL文件取名步骤4：创建工程并将设计文件加入工程中步骤5：选择目标器件步骤6：启动编译步骤7：建立仿真波形文件步骤8：仿真测试和分析步骤9：选定工作模式、引脚锁定并编译步骤10：编程下载步骤11：硬件测试共三十三页实验一 原理图方式(fngsh)设计二进制全加器一、设计目的1、通过设计一个二进制全加器，掌握组合逻辑电路设计的方法(fngf)。2、初步了解QuartusII采用原理图方式进行设计的流程。3、初步掌握FPGA开发的流程以及基本的设计方法、基本的仿真分析方法。共三十三页打开Quartus ，选菜单FileNew,在弹出的New对话框

3、中选择Device Design Files页的原理图文件(wnjin)编辑输入项Block Diagram/Schematic File, 共三十三页单击OK按钮后打开(d ki)原理图编辑窗口如图所示。共三十三页输入设计项目(xingm)和存盘 在双击原理图的任一空白的处，或单击鼠标右键会弹出一个元件对话框。共三十三页共三十三页选种需要的元件，然后单击Symbol窗口的OK按钮，即可将元件调入原理图编辑窗口中，按照此方法把所要的元件全部(qunb)调入原理图编辑窗口中并连接好，连接好的电路如图所示（图中有and2、not、xnor）。图 连接(linji)好的一位全加器电路共三十三页 连接

4、好电路以后然后分别(fnbi)在input和ouput的PIN NAME上双击，用键盘输入各引脚名（a、b、co、so），其窗口如图所示。共三十三页选择(xunz)菜单FileSave As 按刚才为自己工程建立好的目录F:adeera,将已设计好的原理图文件取名为b_adder.bdf，并存盘在此文件夹内。共三十三页将设计项目设计成可调用的元件 为了构成全加器的顶成设计，必须将以上设计的半加器b_adder.bdf设置(shzh)成可调用的元件，方法是选择菜单 FileCreate/Update Symbol Files for Current File项，即可将当前文件b_adder.bd

5、f变成一个元件符号存盘，以待在高层设计中调用。 转换中需要注意以下几点： 转换好的文件必须存在当前(dngqin)工程文件夹中。 按这种方式FileCreate/Update Symbol Files for Current File转换，只能针对被打开的当前文件。共三十三页设计全加器顶层文件 为了建立全加器的顶层文件，必须打开一个原理图编辑窗口(chungku)，方法同前，即再次选择菜单FileNew，Block Diagram/Schematic File。存盘在弹出的图中Project下调出b_adder文件，同时按照图连接好全加器。以q_adder命名将此全加器设计存在同一路径F:ad

6、dera文件夹中。半加器调用(dioyng)窗口 共三十三页图形(txng)编辑器共三十三页已连接(linji)好的全加器电路 共三十三页创建工程(gngchng)1）选择File下拉菜单中的New Project Wizard，新建一个工程。如图所示。 共三十三页2）点击(din j)图中的next进入工作目录。共三十三页3）在 What is the working directory for this project 栏目中设定新项目(xingm)所使用的路径；在 What is the name of this project 栏目中输入新项目(xingm)的名字: q_adder，点

7、击 Next 按钮。图 q_adder工程设计窗口(chungku)共三十三页4）设计中需要包含的其它设计文件(wnjin)，在此对话框中不做任何修改，直接点击next。图 工程文件(wnjin)加入窗口共三十三页6、对设计文件进行编译在 Processing 菜单下，点击(din j) Start Compilation 命令，开始编译我们的项目。编译结束后，点击(din j) 确定 按钮。共三十三页 7 仿真 接下来应该测试设计项目的正确性，即逻辑(lu j)仿真。1）创建一个波形文件，在File下拉菜单中选择New，选取对话框的Other File标签下的VectorWaveform F

8、ile，点击OK，打开一个空的波形编辑器窗口。共三十三页建立一个仿真(fn zhn)波形文件共三十三页 2）加入输入、输出端口，在波形编辑器窗口的左边(zu bian)端口名列表区双击，在弹出的菜单中选择Node Finder按钮。共三十三页3）出现(chxin)Node Finder界面后，在Filer列表中选择Pins：all，点击List，在Node Finder窗口出现(chxin)所有的信号名称，点击中间的“”按钮则Selected Nodes窗口下方出现(chxin)被选择的端口名称，点击OK。共三十三页4）制定输入端口的逻辑电平变化，最后(zuhu)保存该仿真波形文件，文件名与工

9、程名相同。波形(b xn)编辑器工具栏共三十三页5）点击(din j)EDITEND TIME，在弹出的窗口中的“time”窗口中将默认值1.0改为100.0单位为“us”，点击(din j)“OK”，完成设置。共三十三页6）存盘，点击右上角的蓝色箭头开始波形(b xn)仿真共三十三页图 全加器的仿真(fn zhn)结果共三十三页实验报告要求(yoqi)（共两个实验）：一、实验原理二、实验步骤（要有截图）三、实验结果（仿真结果）和理论值的比较。四、自己整理搜集关于数字频率计的不同设计方法及原理。实验报告整班交给指导教师当场验收(ynshu)内容：1、实验1二进制加法器2、实验2十进制加法器共三

10、十三页几点注意(zh y)：不同工程(gngchng)可以放在同一文件夹中，被调用的底层元件符号（例如b_adder）及其所有相关文件必须和调用它的顶层文件（例如q_adder）在同一文件夹中共三十三页Addeera文件夹中的所有(suyu)文件（包括b_adder和q_adder的所有(suyu)文件）截图方法(fngf)：1：QQ软件或其他软件截图2：拷屏：Shift+print screen即复制到剪切板上。可先在“附件”“画图”中编辑。共三十三页频率计文件夹截图共三十三页内容摘要Quartus II软件使用简介Quartus II是Altera公司提供的FPGACPLD开发集成环境，Altera是世界上最大可编程逻辑器件供应商之一。Quartus II软件使用简介Quartus II是Altera公司提供的FPGACPLD开发集成环境，Altera是世界上最大可编程逻辑器件供应商