计算机组成原理模拟试卷

1、32集中 分布33链式查询 计数器定时查询 独立请求34就绪 应答 四边沿35定时协议 同步 异步36同步式 异步式37主设备 控制权 总线仲裁38总线带宽 传输速率39系统功能 争用资源40内存 外围设备 41磁盘控制器 磁盘驱动器42旋转延迟 传输延迟43得到响应 被禁止44PC 状态寄存器 堆栈45主存储器 外设46一个 传输 数据块 每个 传输 字节47选择 数组多路 字节多路48主适配器 智能设备控制器 11549内存 CPU IO设备50处理器 指令和程序 数据处理三、名词解释1逻辑上把CPU和主存合在一起称为主机。或CPU、存储器和输入输出接口合起来构成计算机的主机2进位计数制中

2、各数位允许使用的数码个数称为该进位计数制的基数。3计算机中的一个二进制的数据代码（0或1），是数据的最小表示单位。4字：数据运算和存储单位，其位数取决于计算机。5字节：衡量数据量以及存储器容量的基本单位，1字节等于8位二进制信息。6总线：计算机中连接功能单元的公共线路，是一束信号线的集合。7总码长n（包括信息位和监管位）中的码重为偶数称为偶校验码。8一种按内容访问的存储器，每个存储单元有匹配电路，可用于Cache中查找数据。9由多个相互独立、容量相同的存储体构成的存储器、每个存储体独立工作，读写操作重叠进行。10在内存和外存间建立的层次体系，使得程序能够像访问主存储器一样访问外存储器，主要用于

3、解决计算机中主存储器的容量问题。11对指令的地址码进行编码，以形成操作数地址的方式。12把指令执行所需要的所有控制信号存放在一个存储器中，需要时从这个存储器中读取，主要由控制存储器、微指令寄存器（IR）、微地址寄存器（AR）和地址转移逻辑等部分组成。13存储在控制存储器中的完成指令功能的程序，由微指令组成。14控制器存储的控制代码，分为操作控制部分和顺序控制部分。15微指令在控制存储器中的存储地址。16CPU内用于存放实现指令系统全部指令的微程序的只读存储器称为控制存储器。17申请并获得总线控制权，控制总线传送操作的设备称为主设备。18被主设备访问的设备称为从设备或称从模块。19信息传送设备的

4、就绪信号与应答信号相互依赖的数据通信方式称为全互锁方式。20是指连接主机和外围设备的逻辑部件。21在同时出现几个中断请求的情况下，CPU对中断源响应的顺序，优先级高的中断先得到相应。22指在多重中断方式下，CPU在处理一个中断请求时，又被另一个中断请求所打断，进入新的中断处理过程的现象。23一种外围设备的寻址方式。将I/O设备中的控制寄存器、数据寄存器、状态寄存器和内存单元一样看待，将它们和内存单元联合在一起编排地址。24在配有通道的系统中，IO程序称为通道程序。四、简答题1静态存储器依靠双稳态电路的两个稳定状态来分别存储0和1。 这类存储器在电源正常情况下，可以长期保存信息不变（除非重新写入

5、），不需要动态刷新，所以称为“静态”存储器。2静态存储器的写操作的过程是： （1）外部电路驱动芯片的地址线，将需要写入的数据的二进制地址送到存储器芯片。 （2）外部电路驱动数据线，将需要写入的数据送往存储器芯片。 （3）将控制信号和信号置低电平。信号置高电平。 上述信号置低电平使得芯片进行写操作，信号有效使得写操作能够进行，这样经过一定的延迟之后，数据线上的数据信号就写入到地址线信号所指定的存储位置中。3存储器的性能指标主要有存储容量、存储时间、存储周期和存储器带宽。 在一个存储器中可以容纳的存储单元总数通常称为该存储器的存储容量。 存储时间又称存储访问时间，是指从启动一次存储器操作到完成该操

6、作所经历的时间。存储周期是指连续两次独立的存储器操作（如连续两次读操作）所需间隔的最小时间。存储器带宽是指存储器在单位时间中的数据传输速率。4答：Cache的命中率与Cache的容量、块的大小、地址映像方式以及替换策略等有关。其他因素不变时，Cache的容量越大，命中率越高；全相联映像的命中率高于组相联映像，组相联映像的命中率高于直接映像；LRU替换策略的命中率高于FIFO或者随机替换策略；块的容量太小和太大对命中率都不利，块的大小应适中。5虚拟存储器主要用于解决计算机中主存储器的容量不足的问题，要求在不明显降低平均访存速度的前提下增加程序的访存空间，使得程序能够像访问主存储器一样访问外部存储

7、器，虚拟地址空间可以大到CPU的最大寻址范围。它将虚拟地址空间中访问最频繁的一小部分寻址范围映像到主存储器，其他的地址空间映像到外存储器。 其主要好处是使存储系统具有外存的容量又有接近于主存的访问速度。6堆栈的基本操作是压栈（Push）和出栈（Pop）。 压栈操作是将数据写入堆栈的一个新的单元；出栈操作是将一个数据从堆栈中取出并且释放占用的存储单元。7答：指令周期是指取出并执行一条指令的时间，指令周期常常用若干个CPU周期数来表示，CPU周期也称为机器周期，而一个CPU周期又包含若干个时钟周期（也称为节拍脉冲或T周期）。8寄存器寄存器型执行速度最快，存储器存储器型执行速度最慢。因为前者操作数在

8、寄存器中，后者操作数在存储器中，而访问一次存储器所需的时间一般比访问一次寄存器所需时间长。9答：RISC是精简指令系统计算机的英文缩写，它有以下特点： （1）选取使用频率最高的一些简单指令，以及很有用但不复杂的指令。 （2）指令长度固定，指令格式种类少，寻址方式种类少。 （3）只有取数存数指令访问存储器，其余指令的操作都在寄存器之间进行。（4）大部分指令在一个机器周期内完成。（5）CPU中通用寄存器数量相当多。（6）以硬布线控制为主，不用或少用微指令码控制（7）一般用高级语言编程，特别重视编译优化工作，以减少程序执行时间10时间上讲，取指令事件发生在“取指周期”，取数据事件发生在“执行周期”。

9、从空间上讲，从内存读出的指令流流向控制器（指令寄存器），从内存读出的数据流流向运算器（通用寄存器）。11含义：指令中给出寄存器号，操作数的地址在寄存器中。 寻址过程：从指令中取出寄存器号，找到对应的寄存器，以该寄存器内容作为地址访问主存，读出操作数。12（1）2000 （2） 3000 （3）3000 （4）4000 （5） 300013操作控制信号的产生：事先把操作控制信号以代码形式构成微指令，然后存放到控制存储器中，取出微指令时，其代码直接或译码产生操作控制信号。 优点：规整、易于修改和扩展 缺点：速度较慢14微指令编码方式有三种：直接表示法、编码表示法、混合表示法。微指令的格式大体分成两

10、类：水平型微指令和垂直型微指令。水平型微指令又分为三种：全水平型微指令、字段编码的水平型微指令、直接和编码相混合的水平型微指令。微程序的控制器具有规整性、可维护性和灵活性的优点，可实现复杂指令的操作控制，使得在计算机中可以较方便地增加和修改指令，甚至可以实现其他计算机的指令。15硬连线控制器由时钟源、环形脉冲发生器、控制信号的编码译码逻辑电路构成。产生控制信号的方法：一种方法是采用时序逻辑电路的设计方法；另一种是以组合逻辑与时钟信号相结合的方式产生控制信号。16 CPU有以下寄存器： （1）指令寄存器（IR）：用来保存当前正在执行的一条指令。 （2）程序计数器（PC）：用来确定下一条指令的地址

11、。 （3）地址寄存器（AR）：用来保存当前CPU所访问的内存单元的地址。 （4）缓冲寄存器（DR）： 作为CPU和内存、外部设备之间信息传送的中转站。 补偿CPU和内存、外围设备之间在操作速度上的差别。 在单累加器结构的运算器中，缓冲寄存器还可兼作为操作数寄存器。 （5）通用寄存器（AC）：当运算器的算术逻辑单元（ALU）执行全部算术和逻辑运算时、为ALU提供一个工作区。 （6）状态条件寄存器：保存由算术指令和逻辑指令运行或测试的结果建立的各种条件码内容。除此之外，还保存中断和系统工作状态等信息，以便使CPU和系统能及时了解机器运行状态和程序运行状态。17 （1）控制存储器：用来存放实现全部指

12、令系统的所有微程序。 （2）微指令寄存器：用来存放由控制存储器读出的一条微指令信息。 （3）地址转移逻辑：在一般情况下，微指令由控制存储器读出后直接给出下一条微指令地址，这个微地址信息就存放在微地址寄存器中，如果微程序不出现分支，那么下一条微指令的地址就直接由微地址寄存器给出。当出现分支时，由地址转移逻辑自动完成修改微地址的任务。18CPU主要有以下四方面的功能： （1）指令控制 程序的顺序控制，称为指令控制。 （2）操作控制 CPU管理并产生由内存取出的每条指令的操作信号,把各种操作信号送往相应部件，从而控制这些部件按指令的要求进行动作。（3）时间控制 对各种操作实施时间上的控制，称为时间控

13、制。（4）数据加工 对数据进行算术运算和逻辑运算处理，完成数据的加工处理。19串行传输是指用一条线按位串行传送数据 优点：线路成本低 缺点：传送速度慢 适用场合：主机与低速外设间的传送 远距离通信总线的数据传送 系统之间的通信总线的数据传送20串行总线采用一条线路传输信号，数据的传输在一条线路上按位进行，适合于长距离的数据传输。 并行总线采用多条线路并行地传输信号，所有数据位同时进行传输，传输速度快，主要用于高速数据传输。21系统总线接口的基本功能是： （1）控制。总线接口靠程序的指令信息来控制总线设备的动作，如启动存储器的工作、启动和关闭外围设备等。 （2）数据援存。接口在外围设备和计算机系

14、统其它设备之间可作为数据缓冲器，以补偿总线设备和总线在速度上的差异。 （3）状态设置。总线接口监视外围设备的工作状态并保存状态信息，CPU根据这些状态信息对外设进行控制。 （4）数据转换。总线接口可根据需要完成数据转换。例如，并一串转换或串一并转换。（5）整理。总线接口可以完成一些特殊的功能。例如，在数据传输过程中更新字计数器。（6）程序中断。在连接外围设备的总线接口中，当外围设备需要向处理器请求某种服务时，它可以通过总线接口向CPU发出一个中断请求信号。22连接到总线上的功能模块有主动和被动两种形态。主方可以启动一个总线周期，而从方只能响应主方的请求。每次总线操作，只能有一个主方占用总线控制

15、权，但同一时间里可以有一个或多个从方。 除CPU模块外，IO功能模块也可以提出总线请求。为了解决多个主设备同时竞争总线控制权，必须具有总线仲裁部件，以某种方式选择其中一个主设备作为总线的下一次主方。 一般来说，采用优先级或公平策略进行仲裁。在多处理器系统中对CPU模块的总线请求采用公平原则处理，而对IO模块的总线请求采用优先级策略。23答：分五个阶段，即请求总线、总线仲裁、寻址（目的地址）、信息传送、状态返回（或错误报告）。24总线带宽是总线能提供的数据传送速率，通常用每秒钟传送信息的字节数（或位数）来表示。 影响总线带宽的主要因素有：总线宽度、传送距离、总线发送和接收电路工作频率限制以及数据

16、传送形式。25外围设备的IO控制方式分类及持点： （1）程序查询方式：CPU的操作和外围设备的操作能够同步，而且硬件结构比较简单。 （2）程序中断方式：一般适用于随机出现的服务，且一旦提出要求应立即进行，节省了CPU的时间，但硬件结构相对复杂一些。 （3）直接内存访问（DMA）方式；数据传输速度很高，传输速率仅受内存访问时间的限制。需更多硬件，适用于内存和高速外设之间大批交换数据的场合。 （4）通道方式：可以实现对外设的统一管理和外设与内存之间的数据传送，大大提高了CPU的工作效率。 （5）外围处理机方式：通道方式的进一步发展，基本上独立于主机工作，结果更接近一般处理机。26定义：由DMA控制

17、器控制系统总线，直接依靠硬件实现主存与I/O设备之间的数据直接传送，传送期间不需要CPU程序干预。 适用场合：高速、批量数据的简单传送。27基本的DMA控制器的组成部分是： （1）地址计数器。用于存放内存中要交换的数据的地址。 （2）字计数器。用于记录传送数据块的长度，其值可以是一个由补码表示的负值。 （3）数据寄存器。用于暂存每次传送的数据。 （4）控制逻辑。包括发生控制信号的时序电路和状态标志等，用于控制对内存地址计数器和字计数器的修改，指定传送类型，并对接口信号进行协调和同步。 （5）标志寄存器。用于存放请求标志等，每当设备准备好一个数据字后，控制逻辑就给出一个控制信号，设置“DMA请求

18、”信号。 此外，DMA控制器中还可包括地址译码器以及与CPU同步的电路，设备寄存器中还可包括外围设备地址寄存器、控制与状态寄存器。28多重中断：CPU在响应处理中断的过程中，允许响应处理更高级别的中断请求，这种方式称为多重中断。 实现方法：在中断服务程序的起始部分用一段程序来保存现场，送新屏蔽字以屏蔽同级别和低级别的中断请求，然后开中断，这样CPU就可响应更高级别的中断请求，实现多重中断。29 （1）关中断。暂时禁止所有中断响应。 （2）保存现场信息。 （3）判别中断条件，确定中断源，从而确定中断服务程序入口。 （4）开中断。设置CPU优先级为当前中断的优先级，允许优先级更高的中断请求。 （5

19、）执行中断服务程序。完成中断请求的操作。（6）关中断。暂时禁止所有中断响应。（7）恢复现场信息，包括恢复PC的值。（8）开中断，继续执行原程存。30中断方式与DMA方式都是用来实现输入输出数据传送的方式，并且在这两种方式下，外设与CPU的同步都是通过中断的方法。 但是，中断方式属于程序控制方式，CPU和外设只能串行工作，因为CPU的速度比外设高，所以CPU大部分时间是在等待。而在DMA方式下，CPU用一条命令启动DMA控制器之后，数据的传输就可在DMA控制器的控制之下自动完成，CPU可以去处理其他事务。 因此，中断方式适合于慢速或中速的外围设备，而DMA方式适合于高速的外围设备。五、计算题1x

20、原=1.0111 x补 =1.10001 -x补 =0.01111 y原=0.11001 y补 =0.11001 -y补 =1.00111 x补 = 11.10001 x补 = 11.10001 y补 = 00.11001 + -y补 = 11.00111 x+y补 = 00.01010 xy补 = 10.11000 所以 xy+001010 因为符号位相异，结果发生溢出2（1）对阶J=Ex-Ey=（-10）2-（+10）2=（-100）2 ，Ex<Ey，Sx右移4位，Ex+（100）2=（10）2=Ey。Sx右移4位后，Sx00000100l，经过舍入后Sx00001，经过对阶、舍入后

21、，x2（10）2×（00001）2。（2）尾数求和：SxSy 00001 + 01011 01100结果为规格化数。所以，x+y 3设最高位为符号位，输入数据为原码X原=01111 Y原=11101因符号位单独考虑，算前求补器输出后 |X|=1111 |Y|=1101 1111×1101111100001111111111000011算后求补器输出为11000011，加上乘积符号位1，得X×Y=111000011换算成二进制数真值是XY（-11000011）2（-195）l04x补= 00.1011 -x补= 11.0101 y补= 1.0111 部分积乘数附加位

22、说明00.00001.01110y4y5=10，加-x补+11.010111.010111.1010110111y3y4=11，右移1位，加011.1101011011y2y3=11，右移1位，加011.1110101101y1y2=01，右移1位，加x补+00.101100.100100.0100110110y0y1=10，右移1位，加-x补+11.010111.1001最后一次不移位 所以，x×y补1.10011101 ，即x×y-0.011000115-y补= 1.0011被除数商说明11.011100000开始00.1101二数异号，+Y补00.010000001余

23、数与除数同号，商上100.100000010左移11.0011因为上次商上1，+-y补11.101100010余数与除数异号，商上011.011000100左移00.1101上次商上0，+Y补00.001100101余数与除数同号，商上100.011001010左移11.0011上次商上1，+-y补11.100101010余数与除数异号，商上011.001010101左移，商的最低位恒置1x补÷y补 ： 商1.0101 余数11.0010×2+663种指令的操作码长度分别为4位、10位和16位。这样，双操作数指令操作码每减少一个，就可以多构成26条单地址指令操作码；单操作数

24、指令操作码每减少一个，就可以多构成26条无操作数指令的操作码。设单操作数的指令可以有L条，则有：N=（24-m）×26-L）×26所以，L=（24-M）×26-N×2-67 （1）Cache中可装入8×210字 8字2101024块主存中的数据。（2）Cache的容量为8KB字，那么Cache共为1024块，块号地址段为10位。直接映像时主存按Cache容量分区，所以主存共分为512×210字（8× 210）2664区，区号地址段为6位。主存与Cache的地址格式如下图所示。103块号块内地址Cache地址6103区号块号块

25、内地址主存地址（3）组相联的映像是将Cache中的块分组，主存中的块除了按Cache容量分区外，每个区内也和Cache一样分组。Cache的分组数（主存每个区的分组数）Cache总块数每组块数1024/4256组，所以组号为8位。Cache和主存的地址格式如下图所示。823组号块号块内地址Cache地址6823区号组号块号块内地址主存地址8（1）4×10 M40 MBs（2）64/8×33M264MBs9比特率 波特率×有效数据位数每帧总位数 9600× 8（1812）6400bps10（1）每道信息量400位cm×70cm28000位3500

26、B 每面信息量3500B×220770000B 磁盘总容量770000B×21540000B （2）磁盘数据传输率（磁盘带宽）Drr×N N为每条磁道容量：N3500B r为磁盘转速：r3000转60s50转s 所以Dr50×3500B175000 Bs六、应用题1所需芯片总数（64K×16）/（16K×8）8片。存储器容量为64K×16位，其地址线为16位（A15A0），数据线也是16位（D15D0）。SRAM芯片容量为16K×8位，其地址线为14位，数据线为8位，因此组成存储器时须字位同时扩展。字扩展采用2：4

27、译码器，以16K为一个模块，共4个模块。位扩展采用两片串接。存储器的组成逻辑框图如下：2所需芯片总数（64K×32）/（16K×16）8片。因此存储器可分为4个模块，每个模块16K×32位，各模块通过A15、A14进行2：4译码。存储器的组成逻辑框图如下：3需要的存储器芯片数量为： （8K×16）（4K×8）4（片） 其中两片芯片构成一组位扩展，两组位扩展芯片构成字位扩展的存储器。存储器与CPU的连接图如下图所示。4使用2片2K×l6位的SRAM存储器芯片构成2K×32位的存储器模块，再用4个这样的模块组成一个8K×

28、;32位的存储器，共用了8个SRAM存储器芯片。存储器的组成逻辑框图如下：5（1）存储器的总容量为：512K×16位（SRAM）十128K×16位（EPROM）640K×16。 数据寄存器16位。 （2）因为2201024K640K>219，所以地址寄存器20位。 （3）所需EPROM芯片数为（128K×16）（64K×16）2（片） （4）设存储器地址空间分配如下：128KEPROM512KSRAM存储器组成框图如下：6存储器地址空间分布如下所示：00001FFFROM（8K×8）20007FFFRAM（24K×8）

29、ROM芯片容量为8K×8位，只需一片即满足设计要求。该芯片地址线共13位（213=8K），即A12A0，数据线8位，即D7D0。RAM芯片容量为8K×8位，需3片才满足设计要求。该芯片地址线也是A12A0，数据线8位，即D7D0。存储器总容量为32K，CPU至少需提供15条地址线A14A0，其中A12A0作为片内地址线，A14、A13通过2：4译码器产生4个片选信号。存储器与CPU的连接图如下图所示。7根据题意，双地址指令格式为： 4位 6位 6位 操作码地址码1地址码2 16位 其操作码占了4位，这样，共有2416种短操作码。现双地址指令有x条，已占用了4位操作码中16种组合中的x个码点，所以剩下（16x）个码点均可用作扩展标志。单地址指令的格式为： 10位 6位 扩展操作码地址码 16位 因此，（16x）个扩展标志中的每一个码均可扩展出6位操作码来，所以，单地址指令最多可以有（16x）×26条。8根据题意，三地址指令的格式为：3位3位3位3位操作码地址1地址2地址3 12位 操作码占了3位，用来表示4条三地址指令需用掉8个不同码中的4个码，余下的4个码可用作扩展成长操作码的扩展标志。单地址指令的格式为： 9位 3位操作码地址 12位 零地址指令的格式为： 12位 操作码 12位 如果不考虑零地址指令，短操作码中4个扩展标志各自均能扩展出6位的操