Integrated PCM Codec外文翻译

1、 设计题目：Integrated PCM Codec译文 学生姓名： 学 号： 学 院： 电气与信息工程学院 班 级： 日 期： 2015年3月20日集成PCM编解码器库b . OHRI和迈克尔J。卡拉汉,JR .)会员,IEEE 摘要指出单芯片的PCM编码电路的COMS过程中是如何实现的，设计使用两个线性模数转换器，使用再分配的技术。 实验的结果表明该电路满足需要非常低的功率运行要求。一、单片CMOS PCM 编码以数字的方式处理声音信号变得更受欢迎了，这里有几个有争议性的方法包括脉冲宽度调制、脉冲振幅调制、三角调制、脉冲编码调制。一种特定的PMC编码方式在北美成了标准，在时分复用的方案上这

2、里有两种独立的应用方式：传输与数字语言切换。传输包含从一个地方到另一个地方发送数字形式的语音数据，自从传输与接收从彼此之间分离后，某种形式的同步是隐含在这种方案中，这种类型的应用就是集中器和信道处理单元。切换只涉及到一个声音通道连接到另一个数字的形式，这种方案使得传输和接收电路紧密相交，以至于时钟和同步通过同一个电路成为可能，这种类型的重要应用是电子专用自动交换机和数字控制办公的集合。由1在系统中定义的，输入的模拟信号取样在8 KHZ的比率。图1展示了一个1 KHZ取样的输入方式，在每一个取样的时间，模拟信息转化为一个8位数字字在串行传输格式中以1.544Mbit/s的速率。图2显示在一对电线

3、上的24个声音信道的时分复用，（为了简单，只是显示简单的操作）每一个频道都是第一次限带控制发射的倾斜体少于4 KHZ，然后采样和转换成一个伴随矩阵的数字代码。8 bit数连续在一个多路复用器上传输，1.544Mbit/s的比特流发送到一个适当的An（n=1,2,24）信道连同着Bm(m=1,2,24)信息的多路复用选择器，这是由计算机选择，有时被称为共同控制。 对于传输应用数字脉冲编码调制数据传输在两个中心办公室成为可能，为了转换应用程序，例如一个交换机允许连接的两个声音路径，数字交换可以不再需要低阻力模拟电路产品。 Manuscript received June 5, 1978; revi

4、sed September 11, 1978. The authors are with MOSTEK Corporation, Carrollton, TX 75006. 这个设备的选择是金属栅极CMOS，这个技术允许使用非常低电压的数字电路和比单极性MOS更容易模拟的设计，这个过程需要选择正负5V两个供应的需要。为了减少功耗，所有的数字逻辑操作从积极的供给地面，只有模拟部分来自正负电压供应（一个放大器和一个比较器）。图3表示的图形框表示了编码器电路，这个重要特色的方案使用如下列举：（1） 两个为编译码器的数模转换器提供的系统隔离了没有可完成的使用数模转换路径，电容的两个数模转换器方法还可以

5、消除外部采样/保持的电容器以及外部过滤消零需要在共享数模转换的方法内。这是最小化所需要的外部组件。（2） 完成信道组D3的信号兼容需求。（3） 实现最小系统所需的使用的模拟组件数量，也即两个：一个数比较仪和在运算电路里仅仅的一个放大器。最小的线性组件帮助减少系统的功率消耗是在电路设计中高于一切的考虑，使用COMS处理，数字消耗的一部分能量仅仅在传输中，线性单元连续的消耗能量。（4） 在数字部分允许容易的从P-law转换到A-law，让电源消耗在同步/异步数据输入/输出的比特率从128kHz到2.048MHz的改变可忽略成为了可能。 二、操作模式发射和接收函数在主时钟里是完全相互独立的，因此，这

6、个芯片可以在不同的输入/输出时钟频率里运行在同步/异步模式，芯片图如图4所示，发射和接收的操作模式在下面详细描述。A接收的操作模式在接收的操作模式里，当接收同步是高周期的时候串行输入数据被转移到接收时钟频率的输入缓冲区内，当更新接收DAC的输出工作周期为100%时，翻译后的数据可以从8到13位转换器锁定到可接收的13位上，以接收DAC作为样本并由单位增益运算放大器输出缓冲。在执行7位解码信号帧和输入数据位锁定到Sig A/SigB输出，锁存器的A/B选择（RCV）输入，当第八个字符是一个信号位，它是分配的价值半步。这一结果导致S/D比值低于如果将任意选择1或0。图5显示了实现电路的7位/8位解

7、码，帧1通过5且7通过11，输入A为1。8位对应于Q7的输出且在这期间编码B为1；因此输出C为0，结果为8位解码。帧2和帧12的输入A为0导致8位是0且输出C为0，相应的半步抵消控制为1.。这导致一个7位解码与一个有效的半步抵消信号帧和其他8位期间解码帧。B传输的控制模式 在这种模式下操作模拟信号输入的样本的采样/保持且执行了自稳零功能的同时作为操作描述的电路部分，伴随着保持状态，编码技术的使用逐次逼近这过程的完成。发射DAC的操作类似于如前所描述的接收DAC的操作。编码过程完成后，加载SAR的输出带输入缓冲区，在输入时钟频率的串行传输期间发射同步增高信号。在信号帧中信令信息（SigA/Sig

8、B）插入到输出比特流的8位选中数据为A/B所选择（发射）的输入。图6电路的描述是插入信号在即将离任的数字比特流中，帧1通过5且帧7通过11，节点B是1和D4相对应的Q5。在帧6和12，节点B低于1的发射时钟周期从而发生转换，信令信息给D-input到Q4，并登记在其输入在下一个正时钟脉冲边缘。因为输入A只有一个时钟周期宽度如图所示，Q4的修改迄今为止在Q7周期一次后通常会出现在其输入第二时钟边缘和第三时钟边缘。因此传出数据流有信号信息添加为第8为，只在第6和第12帧其余的帧期间不变。三、电路描述 系统时间是由顺序控制器控制运行的主时钟频率为1.5442.048MHz，所有必要的信号，例如自稳零

9、、取样保持、连续时钟近似注册（SAP）、编码/解码控制等，是在这一节中生成的。 在8到13位可转换器之间提供了一对一的翻译，在某输入的8位压缩拓展到13位线性代码输出，从而允许使用二进制在DAC模数转换过程。 图7显示了允许使用分时的方法编码和解码并且DAC分配8到13位的可转换逻辑。 在SAR不断上升的边缘同步开始，同样解码中断生成的下降沿RCV（接收）同步。 为了确保正确的编码，需要满足三个条件；（1） 编码/解码应该在解码中断启动后的时间至少高于T/2,因此即使SARand在解码中断重叠，编码器也可以访问8到13位的T/2期间内至少一段时间的转换器数据的可编码到13位里。（2） SAR

10、是保持低位直到解码中断走向低位，这个拓展编码的编码时间很近似，同时保证译码器也可以访问8到13位代码转换器在一段时间内（T1）足够长时间来完成转换过程。（3） SAR拓展：如果SAR是低位并且解码中断是高位。四、代码转换逻辑表显示了理想的编码功能，因为每个和弦的精度需要只有半步长和弦，精度要求反映线性DAC只有5位线性和弦0和6位线性和弦1到7.因此二进制DAC需要有13位的分辨率及其只有6位线性来满足系统精度要求。表显示了实际的代码实现，两者之间唯一的区别是两个编码表的数是1到1023和更高的代码，这增加了微不足道的性能下降，大大简化了电路的实现。表可以简化为每个二进制DAC的位权重，例如对

11、应于位7有着一个64单元的位权重，位7的开/关表表示在表。表达位7可以编写如下：Co通过C7对应和弦为0通过7，S1通过S4对应于步进的输入。因为Co通过C1是相互排斥的，位7可以使用传输实施门。如图8所示，类似的表达式可以派生出的其他位二进制的DAC。五、数模转换的设计 13位二进制DAC可操作。 主要的二进制加权电容梯，DAC电路示意图如图9，如图9所示，电容梯有两个部分的7位（7最重要的比特）和6位（6最低有效位）通过连接一个64:1的电容分压器，可以得出这两部分的等效电路图，如图10所示：DAC的输出可以写成：相当于13位DAC的输出和相当于128PF的输入电容。六、编码器相当于128

12、PF的电容梯是用来执行额外再编码器里的自稳零和取样保持功能。这显示在图11，最初S1连接的Vin与S2是关闭的，运算放大器A1是运行作为一个单位增益及其跟踪补偿电压（Voff）存储在电容器上。然后打开开关S2且开关S1是模拟接地的，电压反相输入的运算放大器是现在的Voff-Vin，因此当放大器A1运行与S2打开它充当一个有效的零失调和Vin应用反相输入放大器Voff2/A1上，另一端电容器作为DAC现实可操作。因此电容梯执行自稳零、取样保持所有必要的功能，作为一个DAC芯片的编码部分。 比较器分为两个放大部分去获得：（1） A1，A2的结果10000（2） 在自稳零周期稳定运行 放大器A1的设

13、计是旨在提供稳定运行周期是的自稳零，它的本质是一个单位增益跟踪，放大器A2是用于实现最小增益于10000的比较器。这允许和弦0从而解决1/2步，确保编码的输出总是自稳定的，空闲信道噪声测量没有信号通常是5dBcnCo的使用方案。七、非理想性编码器性能影响组件的非理想恶化系统，一些重要的非理想如下所述：（1） 寄生电容的加载对DAC输出：指图10中，杂数电容加载（CL）在DAC输出给出了VDAC的修改表达式：因此DAC输出增益系数修改为(1 - CL/128)。 在编译器中，由于模拟输入也经历了相同的增益系数，增益误差也消失。在编译器里，然而有一个恒定的增益系数(1 - CL/128)。有于CL

14、=1.28pF（1%被覆盖）一个固定增益误差为-0.087dB。典型的增益追踪误差测量为-0.1dB，图16和图17显示了测量系统的性能。 因为非常小的电容温度系数，维持系统性能远高于D3规范在- 55C 到 +1OOC温度范围，长期的稳定性是优秀相类似的原因。（2）1.016pF分压电容器失配的影响：偏差的分压器电容所需的比例1.016:1表述了增益和线性误差，加入C的变化值在1.016:1的电容率变化，DAC的输出将被修改为给定的表达式： 因此C1.6%误差映入的误差在和弦0和1的1/4,1/8在和弦的2步长，可以忽略不计。保持C误差在1%加上6位线性及必要的13位DAC足够改成确保系统精

15、度要求，通常0.1%电容率很容易实现，从而使这个错误可以忽略不计。（2） 参考源不匹配和稳定：使用外部引用允许用户控制这个增益误差的重要来源和长期稳定，外部参考源的质量直接反映在使用编码器获得跟踪和长期稳定性，另有编码器能够提供-0.1dB的增益追踪误差与卓越的长期稳定性。通过增加一个单位增益反相放大器的非理想性将增加系统增益和信号失真错误是由用户通过使用这个单元增益控制反转外部。八、比较单元-增益电路 单位增益放大器电路的单位增益放大器由交错的放大与米勒电容补偿构成，如图12所示，第一阶段由晶体管M1，M2，M3和M5是基本的微分放大器的典型并获得40dB增益，第二阶段组成的是M10和I3提

16、供了一个典型的35dB增益，以及翻译编码的水平，Cfb是米勒反馈电容（20pF）用于单位增益频率补偿。 晶体管Q1消除了从第一第二阶段放大阶段的前馈反应。晶体管M4,M6,M7,M8和M9通过提供一个共模反馈回路改善+5V PSRR ，假设+5V供应增加导致M6和M7引导更多的M4，M3和M5去引导更多的栅极给M6，M7和M10趋向+5V，从而使VGS位常熟M10。 这种共模回路增益约为40dB,从而提高+5V PSRR约40dB增益。放大器的转换速率约为2V/us，且一个单元增益交叉频率约为1.5MHz。九、比较器电路如前所述，比较器由两个独立的放大器A1和A2，A1放大器电路原理图如图13

17、所示，放大器A2也有雷士的设计除了它的输出级提供了单级输出的0+5V与放大器A1双极性输出不同，放大器A1由两个阶段组成，第一阶段由晶体管中引入M11,M12,M13,M14,M15和M16是微分阶段设计提供改进gm，从而提高比较转换速度。如图13所示的晶体管M13和M16有一个接近2I的变化，同时M11和M12仅仅有一个I变化，从而提供2倍提高的输出转换速率。第二阶段晶体管M17，M18，M19和电流源M21组成，晶体管M18组成的电流镜和M19提供给5的另一个电流放大，电流源M21变性到6K阻力源，提高了输出4倍的阻抗，因此提高放大器的增益为6dB，所有放大器（约52dB）实现了输出级的高

18、输出阻抗（大约200K）。当作为一个单元增益追踪自稳周期的期间，128pF的电容梯提供的主导极点频率从而消除需要额外补偿的电容器。十、电容器梯度布局达到最佳匹配的电容D/A梯度，价值更高的电容器是使用1uF的倍数单元电容器，例如1pF和4pF电容器布局如图14所示。 实现理论中相比于4:1比率不仅是4pF电容器相对于4个单位但是薄和厚的氧化物杂散的电容所示图也是4:1比例，杂散电容的布局分布，用于减少面积偏差的影响。 因此电容梯度的准确性实现将有限的面积制造公差和蚀刻过程的错误。十一、实验结果图15的设置是用来评估芯片的性能，MK5150编译码器的性能超过美国电话电报D3信道规范的要求，图16显示了输入电平的信号与量的失真函数。Co闲置的13-14dB噪声信道比9-10dB的D3规范，获得的追踪图如17所示。 运行功率测量的室温通常是30m