[硕士论文精品]采用fpga实现基于atca架构的25gbps串行背板接口

采用FPGA实现基于ATCA架构的25GBPS串行背板接口摘要第I页采用FPGA实现基于ATCA架构的25GBPS串行背板接口摘要当前在系统级互连设计中高速串行I/O技术迅速取代传统的并行I/O技术正成为业界趋势人们已经意识到串行I/O潮流是不可避免的因为在高于1GBPS的速度下并行I/O方案已经达到了物理极限不能再提供可靠和经济的信号同步方法基于串行I/O的设计带来许多传统并行方法所无法提供的优点包括更少的器件引脚更低的电路板空间要求减少印刷电路板PCB层数PCB布局布线更容易接头更小EMI更少而且抵抗噪声的能力也更好高速串行I/O技术正被越来越广泛地应用于各种系统设计中包括PC消费电子海量存储服务器通信网络工业计算和控制测试设备等迄今业界已经发展出了多种串行系统接口标准如PCIEXPRESS串行RAPIDIOINFINIBAND千兆以太网10G以太网XAUI串行ATA等等AURORA协议是为私有上层协议或标准上层协议提供透明接口的串行互连协议它允许任何数据分组通过AURORA协议封装并在芯片间电路板间甚至机箱间传输AURORA链路层协议在物理层采用千兆位串行技术每物理通道的传输波特率可从622MBPS扩展到3125GBPSAURORA还可将1至16个物理通道绑定在一起形成一个虚拟链路16个通道绑定而成的虚拟链路可提供50GBPS的传输波特率和最大40GBPS的全双工数据传输速率AURORA可优化支持范围广泛的应用如太位级路由器和交换机远程接入交换机HDTV广播系统分布式服务器和存储子系统采用FPGA实现基于ATCA架构的25GBPS串行背板接口摘要第II页等需要极高数据传输速率的应用传统的标准背板如VME总线和COMPACTPCI总线都是采用并行总线方式然而对带宽需求的不断增加使新兴的高速串行总线背板正在逐渐取代传统的并行总线背板现在高速串行背板速率普遍从622MBPS到3125GBPS甚至超过10GBPSADVANCEDTCA先进电信计算架构正是在这种背景下作为新一代的标准背板平台被提出并得到快速的发展它由PCI工业计算机制造商协会PICMG开发其主要目的是定义一种开放的通信和计算架构使它们能被方便而迅速地集成满足高性能系统业务的要求ATCA作为标准串行总线结构支持高速互联不同背板拓扑高信号密度标准机械与电气特性足够步线长度等特性满足当前和未来高系统带宽的要求采用FPGA设计高速串行接口将为设计带来巨大的灵活性和可扩展能力XILINXVIRTEXIIPRO系列FPGA芯片内置了最多24个ROCKETIO收发器提供从622MBPS到3125GBPS的数据速率并支持所有新兴的高速串行I/O接口标准结合其强大的逻辑处理能力丰富的IP核心支持和内置POWERPC处理器为企业从并行连接向串行连接的过渡提供了一个理想的连接平台本文论述了采用XILINXVIRTEXIIPROFPGA设计传输速率为25GBPS的高速串行背板接口该背板接口完全符合PICMG30规范本文对串行高速通道技术的发展背景现状及应用进行了简要的介绍和分析详细分析了所涉及到的主要技术包括线路编解码控制字符逗点检测扰码时钟校正通道绑定预加重等同时对ADVANCEDTCA规范以及AURORA链路层协议进行了分析并在此基础上给出了FPGA的设计方法最后介绍了基于VIRTEXIIPROFPGA的ATCA接口板和MULTIBERT设计采用FPGA实现基于ATCA架构的25GBPS串行背板接口摘要第III页工具可在标准ATCA机框内完成单通道速率为25GBPS的全网格互联关键词串行化解串行化器千兆位级串行收发器ATCAAURORAFPGAMULTIBERTATCABASED25GBPSSERIALBACKPLANEINTERFACEBYFPGAABSTRACT第IV页ATCABASED25GBPSSERIALBACKPLANEINTERFACEBYFPGAABSTRACTITISAINDUSTRIALTRENDTHATCURRENTLYSERIALI/OTECHNOLOGYREPLACESTRADITIONALPARALLELI/OTECHNOLOGYINDUSTRYHASREALIZEDITSUNAVOIDABILITYBECAUSEPARALLELTECHNOLOGYHASDEVELOPEDUPTOITSLIMITUNDER1GBPSDATATRANSPORTANDCANNOTPROVIDERELIABLEANDECONOMICSIGNALSYNCHONIZEMETHODSERIALTECHLONOGYCANBRINGINMANYADVANTAGESTHATPARALLELCANNOTOFFERINCLUDINGFEWERDEVICEPINCOUNTS,SMALLERPCBSPACEANDLAYERS,EASIERTOSPIN,SMALLERINTERFACESOCKETS,BETTEREMIANDBETTERANTINOICEABILITYSERIALI/OTECHNOLOGYISBEINGWIDELYUSEDINKINDSOFSYSTEMDESIGNFROMPC,CONSUMMERDEVICES,MASSSTORAGE,SERVER,TELECOMNETWORKTOINDUSTRYCALAULATIONANDCONTROLANDTESTINGEQUIPMENTSTHEREARESEVERALINDUSTRIALSTANDARDSAVAILABLELIKEPCIEXPRESS,SERIALRAPIDI/O,INFINIBAND,GIGABITETHERNET,10GETHERNETXAUI,SERIALATA,ETCAURORAISSERIALINTERCONNECTIONPROTOCOLPROVINGTRANSPARENTINTERFACEFORPROPRIETARYORSTANDARDUPPERPROTOCOL,ALLOWINGANYKINDSOFDATAPACKETTRANSPORTINGBETWEENCHIPS,BOARDSANDEVENCHASSISESAURORAUSESGIGABITSERIALTECHNOLOGYINPHYSICALLAYER,SUPPORTINGDATARATEFROM622MBPSTO3125GBPSPERCHANNELMULTIPLEPHYSICALCHANNELSFROM1TO16CANBEEVENBONDEDINTOAVIRTUALCHANNELFORHIGHBANDWIDTHWHICHSUPPORTUPTO50GBPSBAUDRATEAND40GBPSFULLDUPLEXDATARATEAURORACANBEWIDELYUSEDINAPPLICATIONSNEEDHIGHBANDWIDTHINCLUDINGTBITROUTERANDSWITCH,LONGHAULACCESSSWITCH,HDTVBROADCASTINGSYSTEM,DISTRIBUTEDSERVERANDSTORAGESYSTEMTRADITIONALSTANDARDBACKPLANELIKEVMEBUSANDCOMPACTPCIBUSWEREPARALLEL,BUTCONTINUOUSDEMANDFORBANDWIDTHMAKESSERIALBACKPLANEREPLACINGTRADITIONPARALLELBACKPLANECURRENTLYCOMMONDATARATEOFSERIALATCABASED25GBPSSERIALBACKPLANEINTERFACEBYFPGAABSTRACT第V页BACKPLANEISFROM622MBPSTO3125GBPS,ANDEVENMOVINGTO10GBPSADVANCEDTCAADVANCEDTELECOMMUNICATIONSANDCOMPUTINGARCHITECTUREHASBEENRAISEDUPANDDEVELOPEDINSUCHASITUATIONATCAWASORIGINALLYINTRODUCEDBYPICMGWITHMAJORTARGETOFOPENTELECOMMUNICATIONSANDCOMPUTINGPLATFORMTOBEEXPEDIENTLYANDRAPIDLYINTEGRATEDFORHIGHPERFORMANCESYSTEMASASTANDARDSERIALARCHITECTURE,ATCASUPPORTSHIGHSPEEDINTERCONNECTION,DIFFERENTBACKPLACETOP,HIGHSIGNALDENSITY,STANDARDMECHANICALANDELECTRICALCHARACTERISTIC,ENOUGHROUTINGLENGTH,FULFILLINGDEMANDFORSYSTEMBANDWIDTHOFCURRENTANDFUTURESYSTEMTOUSEFPGAINHIGHSPEEDSERIALINTERFACECANBEOFFLEXIBLEANDEXPANDABLEWITHMAX24ROCKETIOMULTIGIGABITTRANCEIVERSEMBEDDEDOPERATINGFROM622MBPSTO3125GBPSANDTOGETHERWITHITSSTRONGLOGICALPERFORMANCE,WIDELYSUPPORTEDIPCORESANDPOWERPCPROCESSOREMBEDDED,XILINXVIRTEXIIPROFPGACANBEAWONDERFULCHOICEFORSYSTEMCONNECTIONPLATFORMTHISARTICLEISTODESCRIBEANIMPLEMENTATIONFORSERIALBACKPLANEINTERFACEWITH25GBPSDATARATEINXILINXVIRTEXIIPROFPGATHEBACKPLANEISFULLYCOMPLIANTTOPICMG30STANDARDTHEREISBRIEFINTRODUCTIONANDANALYSISTODEVELOPMENTBACKGROUND,STATUSANDAPPLICATIONSOFSERIALTECHNOLOGY,ANALYZEDINDETAILSONDESIGNTECHNOLOGIESINCLUDINGLINECODING/DECODING,CONTROLCHARACTERS,COMMADETECT,SCRAMBLING,CLOCKCORRECTION,CHANNELBONDING,PREEMPHASIS,ETCAFTERTHATANALYSISFORADVANCEDTCAANDAURORAISGIVENONFPGAIMPLEMENTATIONFINALLYINTRODUCEDATCAINTERFACECARDMADEINVIRTEXIIPROANDMULTIBERTTOOLKET,WHICHCANBEUSEDFORFULLMESHINTERCONNECTIONINSIDESTANDARDATCACHASSISRUNNINGAT25GBPSSINGLECHANNELBASISKEYWORDSSERDES,MULTIGIGABITTRANCEIVER,ATCA,AURORA,FPGA,MULTIBERT1附件四上海交通大学学位论文原创性声明本人郑重声明所呈交的学位论文是本人在导师的指导下独立进行研究工作所取得的成果除文中已经注明引用的内容外本论文不包含任何其他个人或集体已经发表或撰写过的作品成果对本文的研究做出重要贡献的个人和集体均已在文中以明确方式标明本人完全意识到本声明的法律结果由本人承担学位论文作者签名邓焰日期2005年6月10日2附件五上海交通大学学位论文版权使用授权书本学位论文作者完全了解学校有关保留使用学位论文的规定同意学校保留并向国家有关部门或机构送交论文的复印件和电子版允许论文被查阅和借阅本人授权上海交通大学可以将本学位论文的全部或部分内容编入有关数据库进行检索可以采用影印缩印或扫描等复制手段保存和汇编本学位论文保密在年解密后适用本授权书本学位论文属于不保密请在以上方框内打学位论文作者签名邓焰指导教师签名戎蒙恬日期2005年6月10日日期2005年6月10日采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第1页第一章千兆位级串行I/O技术11介绍在计算机和工业应用中I/O性能越来越成为影响设计是否成功的关键因素之一对于传统的并行I/O技术接口信号对齐问题逐渐成为提高通信有效性的制约因素随着数字设计中信号速率的不断提高如何管理信号延迟已是系统设计中需要着重考虑的问题在提高信号速率消除I/O瓶颈的技术发展过程中一些新的技术和方法被提出并逐渐得到广泛的应用比如差分信号处理可用来在芯片到芯片通信中提高信号速率及信号完整性系统同步源同步和自同步方法可提高I/O信号可靠性等111差分I/O信号差分信号技术虽然已存在了多年但它用于同一块PCB上芯片到芯片间通信还是在近年来逐渐发展起来的图11差分I/O信号FIGURE11DIFFERENTIALI/OSIGNAL随着IC通信速率的提高系统和IC设计师开始寻求某些信令方法可以处理更高的速度差分信令就是这样一种方法相对于传统的单端信令差分信令具有如采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第2页下一些优点比如抗噪声性能大幅提高保证驱动IC的恒流特性差分信号之间相互比较而不是同已设定的参考电平相比较因此如果作为正节点被参考的信号具有比作为负节点被参考的信号更高的电压信号为高或为1反之如果电压更低则信号为低或为0图12差分I/O信号波形FIGURE12DIFFERENTIALI/OWAVEFORM112系统同步源同步和自同步在芯片间通信时有三种基本的时间模型它们是系统同步源同步和自同步系统同步是最传统和应用最广泛的方法它指发送和接收IC均使用同一个时钟该时钟既用于发送同步也用于接收同步它的机构和时间模型分别如图13和图14所示在图14中阴影部分所代表的延迟必须被仔细计算和平衡以确保对端电路的可靠接收图13系统同步结构FIGURE13SYSTEMSYNCHRONIZATIONARCHITECTURE采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第3页图14系统同步时间模型FIGURE14SYSTEMSYNCHRONIZATIONTIMINGMODEL源同步指发送IC产生与发送数据相对应的时钟接收IC使用该前向时钟用于接收数据俘获在传统的系统设计中大多数信号延迟都被忽略不计了原因是这些延迟相对于时钟周期来说太小了但随着速度的不断提高管理延迟变得越来越困难有时甚至是不可能一种解决的办法是随数据一起发送时钟的一个备份这种方法通常被称为源同步随路发送的时钟被称为前向时钟图15源同步结构FIGURE15SOURCESYNCHRONIZATONARCHITECTURE前向时钟的输出时间通常被调整使时钟的沿跳变发生在数据单元的中间位置同时要求时钟线和数据线的走线长度要匹配但是源同步方法也带来一些缺点如接收的数据必须从前向时钟域转换到接收电路的处理采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第4页图16源同步时间模型FIGURE16SOURCESYNCHRONIZATIONTIMINGMODEL源同步设计会导致时钟域数目的显著增加使时间约束的计算和分析更加复杂这个问题对宽的并行总线的影响更明显如32位总线可能需要4个甚至8个前向时钟自同步指发送IC产生码流既包含数据也包含时钟信息结构模型和时间模型如图17和图18所示自同步设计中的三个主要部件包括串并转换并串转换时钟数据恢复时钟数据恢复进程如图19所示它并不提供公共时钟或随数据发送的时钟而是使用锁相环依靠参考时钟锁定输入码流锁相环输出的时钟频率与产生发送码流的时钟相匹配图17自同步结构FIGURE17SELFSYNCHRONIZATIONARCHITECTURE图18自同步时间模型FIGURE18SELFSYNCHRONIZATIONTIMINGMODEL采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第5页图19时钟数据恢复FIGURE19CLOCKDATARECOVERING12千兆位级串行I/O技术概述121采用千兆位级串行I/O技术的优点什么是千兆位级串行I/O技术最主要的优点速度对于连接芯片到芯片板到板机框到机框的数据流串行I/O技术可以提供至少112GBPS的线速率其中载荷速率超过0810GBPS同时串行I/O技术提供更少引脚不存在同时切换输出问题SSOSIMULTANIOUSSWITCHINGOUTPUT更低EMI和更低成本是现阶段可靠传输大量数据的最佳选择数据流量现在一些大的可编程逻辑器件集成了20个或更多的10GB串行收发器使总的输入输出带宽可达到200GB在下例所示的高分辨率视频流混合器中每一个视频流在以基带或无压缩格式传输时需要15GBPS的带宽图111示出了用FPGA器件内置的串行收发器连接串行码流和扩展接口的应用采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第6页图110高分辨率视频混合器FIGURE110HIGHDEFINITIONVIDEOMIXER采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第7页图111使用FPGA内置串行收发器FIGURE111USEFPGAEMBEDDEDSERIALTRANSCEIVER引脚数引脚数的问题可能是传送大量数据进出芯片或电路板时所遇到的第一个问题芯片的引脚数总是受限的同样以图111为例比较并行I/O和串行I/O所需要的引脚数结果见表11采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第8页表11引脚数目比较TABLE11PINCOUNTCOMPARE从比较的结果可以看出采用串行I/O所需要的引脚数目大大低于并行I/O使得PCB的设计时间和成本降低同时也影响到连接器和电缆的选择SSO问题SSO问题的产生是由于在同一时间大量的输出信号发生跳变导致地反弹引起噪声设计师可以采用差分I/O方式克服SSO问题但带来的负面影响是I/O数量加倍EMI同慢速率的宽并行总线相比高速串行总线通常产生更少的电磁辐射原因是设计GBIT链路需要非常好的信号完整性分析而电磁辐射问题实际上是信号完整性问题的一部分预定义协议使用串行收发器的另一个好处是已存在的协议和接口标准如GIGABITETHERNETXAUISERIALRAPIDIOPCIEXPRESSASFIBRECHANNELAURORA等122采用千兆位级串行I/O技术的缺点采用千兆位级串行I/O技术通常对设计的信号完整性提出较高的要求在某些情况下我们可能需要进行PCB模拟仿真设计更复杂的旁路方案而阻抗匹配的印刷电路板高速连接器和电缆可能会带来额外的成本负担在数字仿真过程中我们可能要面对更复杂和精确的时序计算在采用预定义标准协议时需要为占用的逻辑资源或CPU运算周期计算额外的开销采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第9页123千兆位级串行I/O技术的应用最初千兆比特SERDES的提出主要是面向电信行业和一些特殊应用的如视频广播现在它已经应用在几乎所有的电子应用领域如军用医疗网络视频多媒体通讯等它也应用于电子设备中背板或机框之间的连接以下是一些使用多千兆比特SERDES的工业标准ZFIBERCHANNELFCZPCIEXPRESSZRAPIDIOSERIALZADVANCEDSWITCHINGINTERFACEZSERIALATAZGBETHERNETZ10GBETHERNETXAUIZINFINITBAND1X,4X,12X芯片到芯片在同一块印刷电路板上芯片到芯片之间的通讯过去一直采用并行方式用于串行化和解串行化电路所带来的逻辑开销远大于因引脚减少所产生的成本节省但随着深亚微米工艺的成熟大量的逻辑可以集成在非常小面积的硅片上SERDES的硅片成本变得非常低而SERDES的许多优点特别是能满足对I/O带宽需求的急剧上升使它正成为芯片到芯片通信的理想选择Z引脚数更少可以选用更便宜的封装Z引脚数减少PCB层数Z更小封装PCB面积减小设计更紧踌ZSSO更少引脚和差分信令消除SSO问题Z功耗通常高速串行连接比并行连接消耗更少的功耗尤其是相对那些需要主动偏置或端接的并行标准如HSTLHIGHSPEEDTRANSISTORLOGICZ包含控制线通常并行I/O标准除数据线外需要一些控制和使能线而大多数串行I/O标准已内置了这些功能板到板/背板对大多数并行I/O来说为提高接口速率而增加总线宽度在物理上已经越来越不采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第10页可行它受到接插件引脚数目的限制其它的制约因素还包括时钟抖动时钟漂移数据漂移越来越紧张的上升下降时间等将数据速率加倍是可能的解决方法如DDRDOUBLEDATARATE方式但这需要差分引脚使引脚数量增加一倍而且在并行总线上控制串扰也越来越困难新的串行背板有特定的串行链路连接任意两个节点图112给出了并行总线与串行总线结构的比较图112并行总线与串行总线的比较FIGURE112PARALLELBUSANDSERIALBUSCOMPARE从上图可以看出并行总线与串行总线最大的区别在于带宽的分配对于并行总线来说一个节点可以发送数据到一个或多个其他节点但是当某一个节点正在发送数据时其他节点都不能发送所有节点共享带宽对于串行总线来说每个节点都有特定链路连接到其他任一个节点所以某一个节点发送或接收数据并不影响其他节点的操作所有节点都可以在相互之间同时传送数据串行结构的好处包括Z更高带宽Z减少接口引脚数目Z任意一对节点之间的带宽独立无需共享带宽Z容易支持串行标准协议采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第11页机框到机框通常认为机框到机框的连接要提高速度必须使用光纤然而目前多数短距离连接仍使用铜缆INFINIBAND就是近年发展起来的用于铜缆连接的串行标准它支持14或12个串行通道绑定传输每个通道的传输速率为25GBPS13千兆位级串行I/O技术的实现131串行化解串行化器图113是SERDES的基本结构图图113SERDES的基本结构图FIGURE113SERDESBASICARCHITECTUREZ串行化器接收速率为Y的并行N比特将它们转换为串行数据速率为YNZ解串行化器接收速率为YN的串行比特流将它们转换为速率为Y的并行N比特Z接收对齐RXALIGN将输入数据对齐到正确的字边界实现方法包括自采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第12页动检测特殊保留比特序列对齐通常称为逗点检测用户控制的比特位移等Z时钟管理器管理不同的时钟包括时钟复用时钟分频时钟恢复等Z发送FIFO先进先出允许对输入数据在被发送之前存储Z接收FIFO允许对接收到的数据进行存储在需要时钟校正的系统中是必要的部分Z接收线路接口模拟接收电路包括差分接收器可能包括主动或被动均衡器Z发送线路接口模拟发送电路通常允许不同驱动能力的调整也可能包括发送预加重Z线路编码器对码流进行编码以消除长序列的不翻转比特调整数据达到0和1的偶平衡有时线路编码器并不包括在SERDES里面Z线路解码器对编码后的码流解码还原为原数据有时线路解码器并不包括在SERDES里面Z时钟校正和通道绑定允许校正发送时钟和接收时钟之间的差异也允许校正多通道之间的漂移有时时钟校正和通道绑定并不包括在SERDES里面其它可能的功能包括循环冗余校验CRC发生器检查器多种编解码方案4B/5B8B/10B64B/66B可设定扰码器菊花链选择等在设计中还常用到SERDES的不同级别的自环测试图114所示为VIRTEXIIPROFPGA内置ROCKETIO串行收发器方框图引用文献7采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第13页图114VIRTEXIIPROROCKETIO结构和接口FIGURE114VIRTEXIIPROROCKETIOARCHITECTUREANDINTERFACE为什么SERDES的速度可以达到3510GIGABIT/S在所有采用的技术中一个共同的部分就是多相位抽取如图15和图16所示假如输入串行码流的比特率为X我们可以用一个慢时钟的多个相位来恢复这个码流恢复时钟为4/X输入码流直接进入4个触发器每个触发器运行于时钟的4个不同相位090180和270采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第14页图115多相位时钟抽取电路FIGURE115MULTIPLEPHASECLOCKEXTRACTIONCIRCUIT图116多相位时钟抽取波型FIGURE116MULTIPLEPHASECLOCKEXTRACTIONMODEL采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第15页每一个触发器的输出再送入下一个触发器后者的被时钟的下一个最低相为所触发知道回到零相位这样就将串行输入码流解串行化到时钟速率为4/X的4比特字在这个例子中抽取时钟频率为输入比特流速率的1/4为了精确控制这个时钟频率我们需要对输入比特流锁相可以用传统的锁相环PLL实现也可以有其他办法如过采样数据恢复并行采样等132线路编解码方式线路编码的主要目的是使传输的比特流有足够丰富的跳变以满足时钟恢复电路的正常运行实现线路的直流平衡DCBALANCE两种主要的线路编码方式是数值查找和自调整码流或称为扰码8B/10B编解码8B/10B编解码方案由IBM提出并被广泛采用如INFINIBANDGIGABITETHERNETFIBERCHANNELXAUI等它是一种数值查找方案将8比特字转换为10比特符号这些符号可确保01数目的大致相同从而有足够的跳变满足接收端时钟恢复电路的要求引用文献17表12中的例子显示如何将带长0或长1的8比特字转为10比特符号8B/10B支持12种特殊的控制字符通常我们称之为K字KCHARACTERS表128B/10B编码举例TABLE128B/10BCODINGEXAMPLE运行不均衡RUNNINGDISPARITY8B/10B采用运行不均衡的方法达到直流平衡实现直流平衡最简单的办法是使每一个符号包含相等数量的0和1但这样会限制可用符号的数量因此8B/10B采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第16页将两个符号分配给同一个8B/10B大多数情况下两个符号中的一个有6个0和4个1而另一个符号有6个1和4个00和1总的数量被连续监控下一个符号的选择是基于使线路达到直流平衡的要求这两个符号被记为或表13为符号举例表138B/10B符号举例TABLE138B/10BCHARACTEREXAMPLE运行不均衡的一个额外的好处是接收器连续监控运行不均衡可以发现接收到的码流在传输过程中是否出错因为如果出错的话将违背运行不均衡的计算规则控制字符KCHARACTERS表14列出了作为控制字符或称K字的12种字符这些字符被用于符号对齐控制划分带宽到各子通道采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第17页表148B/10B控制符号TABLE148B/10BCONTROLCHARACTER逗点检测COMMADETECTION数据对齐是解串行化器的重要功能图117代表串行码流中的8B/10B数据图1178B/10B串行码流FIGURE1178B/10BSERIALCODESTREAM我们如何知道符号的边界在哪里符号是由逗点来定界的这里逗点是一个或两个特殊符号或对齐序列它通常可以在收发器中进行设定接收器扫描输入码采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第18页流一旦发现逗点序列接收器复位字边界以匹配检测到的逗点比如说我们设符号C为逗点并确保其他任何符号不包含比特序列C使用预定义的标准协议不会出现问题因为逗点被分配了特殊的K字符K字符中的K281K285K287常被用于符号对齐原因是它们的前7个比特是1100000这样的比特组合只出现在这3个K字中其它任何数据字符或K字都不包含1100000对于设计者自定义的传输协议通常也借用标准协议中的K字定义如千兆以太网所使用的K2858B/10B中的符号名称如D03K285是由编解码器的操作方式得来的如图118所示引用文献18图1188B/10B编码器与解码器FIGURE1188B/10BCODERANDDECODERDYX表示输入编码器的字节中高3位的十进制值是Y低5位的十进制值是X8B/10B编码的缺点是开销较大25G的数据带宽就需要3125G的线路带宽扰码SCRAMBLING扰码是使数据看上去是随机的而实际上是可以被解扰的方法我们希望随机性采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第19页是为了打破长0或长1显然解扰器不需要特殊的对齐信息来完成解扰这种特性被称为自同步编码简单的扰码电路包括一系列的触发器这些触发器对数据流进行移位操作大多数触发器只是简单地将输出输入到下一个触发器其中少数触发器的输出与前面的输出做同或或异或图119为扰码器的基本原理图119扰码器基本原理FIGURE119SCRAMBLERBASIS扰码器通常由数学多相式表示多项式的选择取决于产生码流的随机性长0长1出现的可能性等因素扰码方式不能提供以下数值查表方式所具备的功能Z字对齐Z时钟校正Z通道绑定Z子通道创建时间后3种功能并不是每一个设计都需要但字对齐却是必要的所以在使用扰码方式时我们必须要采取其它的措施实现字对齐功能如从数据或载荷中留出一些值来作为字对齐的定界符133参考时钟要求多千兆比特收发器MULTIGIGABITTRANSCEIVEMGT对参考时钟具有严格的参数要求包括严格的频率稳定度用百万分率PARTSPERMILLIONPPM来标识严格的抖动要求用时间单位皮秒PICOSECOND或单元间隔UNITINTERVALSUI来标识这样严格的参数要求用来保证锁相环和时钟抽取电路的正常工作通常采采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第20页用精密的晶体振荡器来实现图120是本文中用于实现设计所选用的支持多千兆比特收发器的一种时钟晶体振荡器图120低抖动晶体振荡器参数FIGURE120LOWJITTERCRYSTALOSCILLATORPARAMETERS134时钟校正由于对发送时钟的抖动要求很高我们不能用恢复时钟来作为发送时钟用一般的做法是使用外置高精度晶振假如两颗晶振在1GHZ频率上的精度误差为1PPM并且我们选用线速率的1/20作为参考时钟频率通过计算可以知道在这种情况下串行码流每秒将会快或满2万次也就是说在8B/10B编码系统中每秒将会多出或丢失2万个符号这就是为什么大多数SERDES都内置了时钟校正功能的原因时钟校正通常使用一些独特的符号或符号序列这些符号或符号序列不会出现在数据序列中由于时钟校正模块出现在字符对齐模块之后我们可以保留一个或多个固定位置的K字用于时钟校正在工作时时钟校正模块监视接收FIFO一旦采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第21页FIFO接近全满状态它就继续寻找下一个时钟校正序列不写入当前的数据到FIFO中或称为丢弃DROPPING相反一旦FIFO接近全空状态当前的数据会被写入FIFO两次称为重复REPEATING时钟校正序列必须时常出现保证足够的重复或丢弃以补偿时钟差异设计师也常常使用IDEL序列作为时钟校正序列使用并不是任何情况都需要时钟校正比如接收和发送位于同一块PCB板上使用同一个晶振作为参考时钟或者所有的接收电路都使用恢复时钟作为参考时钟又或者所有的发送时钟都被外置的PLL锁定到一个公共的时钟参考上在这些情况下可以不使用时钟校正表15显示了在不同晶振频率下去掉校正序列所带来的影响表15时钟校正列表TABLE15CLOCKCORRECTIONTABLE135通道绑定在某些情况下但单通道的传输能力还不能满足系统设计对带宽的要求这时就需要将多个通道以并行的方式传送数据在接收端必须对接收到的码流对齐我们称之为通道绑定通道绑定消除了两个或多个串行收发器之间的漂移使接收的数据看上去象是通过单通道传输过来的如图121所示采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第22页图121通道绑定FIGURE121CHANNELBONDING在多个千兆比特串行收发器之间可能出现漂移的情况包括Z传输路径的长度不同Z传输路径上的接插件影响Z时钟校正带来的差异Z锁定或符号对齐在时间上的差异在进行通道绑定时通常将其中一个通道设为主通道其它通道设为从通道通道绑定序列必须是唯一的和可扩展的而且可以被后续的处理模块所忽略因为这些序列可能会被丢弃通常在时钟校正序列和通道绑定序列之间有最小符号数的要求多数基于8B/10B编码的协议规定的最小符号数为4因此4个符号也就是采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第23页符号序列间的间隔距离136物理编码多千兆比特SERDES一般采用差分方式的电气接口常见的有低电压差分信令LVDSLOWVOLTAGEDIFFERENTIALSIGNALING低电压伪散射耦合逻辑LVPECLLOWVOLTAGEPSEUDOEMITTERCOUPLEDLOGIC电流模式逻辑CMLCURRENTMODELOGIC其中CML是最常用的它支持所有常见的接口类型提供直流或交流端接输出驱动能力可调等表16和表17列出了基于CML的差分发送器和接收器的电气参数表16CML发送器电气参数TABLE16CMLTRANSMITTERELECTRICALPARAMETERS采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第24页表17CML接收器电气参数TABLE17CMLRECEIVERELECTRICALPARAMETERS137预加重预加重的主要目的是克服传输过程中产生的码间干扰ISIINTERSYMBOLINTERFERENCE在传输的开始有意地过驱动线路在高速串行码流中码间干扰通常发生在一连串的同值比特之后出现1个或2个相反的比特由于传输线路的电容效应传输媒介没有足够的充电时间从而使脉冲幅度达不到要求码间干扰可能导致单比特跳变没有被检测到克服的方法是在每一个比特跳变之前过驱动线路或者在连续的0或1之前降低输出驱动后一种情况有时也称为去加重图122图123和图124分别显示码间干扰原理预加重原理和预加重前后的眼图比较图122码间干扰原理FIGURE122INTERSYMBOLINTERFERENCEBASIS采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第25页图123预加重原理FIGURE123PREEMPHASISBASIS图124预加重前后比较FIGURE124COMPAREBETWEENBEFOREANDAFTERPREEMPHASIS采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第26页预加重可以采用两个并列的CML驱动器实现其中一个在时序上滞后于另一个实现原理及波型见图125和图126图125预加重CML电路FIGURE125PREEMPHASISCMLCIRCUIT图126CML电路时序图FIGURE126CMLCIRCUITTIMINGDIAGRAM采用FPGA实现基于ATCA架构的25GBPS串行背板第一章千兆位级串行I/O技术第27页138比特误码率比特误码率是千兆比特链路设计师最关心的问题尤其是从并行背板发展为串行背板时没有线路可以真正做到零误码率引用文献16在低速率系统中误码的产生可能是由宇宙射线干扰带来的但这种影响非常低通常都不于考虑到了千兆比特串行链路的设计时这样的影响越来越大具体的原因包括Z在比特跳变时宇宙射线的影响容易引起误码信号速率越快翻转越多这样的影响越大Z高速系统的时钟数据恢复电路容易受到其它因素的影响如时钟抖动码间干扰或其它电路的干扰都可能导致错误的数据判决从而引起误码比如PLL晶振都易受工作环境的影响而产生漂移14本章小结千兆位级串行I/O技术是随着系统带宽的不断增加而发展起来的新兴I/O技术高速串行总线可以突破传统并行方式的性能瓶颈同时有助于提高系统的可靠性并降低成本本章是对千兆位级串行I/O技术的总体介绍包括千兆位级串行技术的基础差分I/O和系统同步方式千兆位级串行I/O技术对高速系统设计的优点和缺点以及它的主要应用如同一块PCB上芯片到芯片通信板到板通信和机框到机框的通信等在这一章中也介绍了高速串行接口的逻辑设计方法和设计中可能面临的问题包括SERDES线路编码时钟选择时钟校正通道绑定物理编码预加重和比特误码率等采用FPGA实现基于ATCA架构的25GBPS串行背板第二章千兆位级串行I/O设计第28页第二章千兆位级串行I/O设计21信号完整性信号完整性对高速系统设计的成功与否至关重要具体地说信号完整性就是要确保信号是可靠的或者说信号是可重复的和可预测的要保证设计的信号完整性必须处理好三个问题它们是阻抗电源和屏蔽211阻抗在高速串行线路中信号都是在差分传输线上传递理论上传输线的阻抗是固定的而实际上线路阻抗是可变的当信号穿越PCB层通过过孔或是经过连接器或电缆时线路的阻抗就会发生变化任何的阻抗变化都会带来信号完整性的潜在威胁所以线路的阻抗匹配对多千兆比特链路是非常重要的在PCB设计时应该用CAD信号完整性工具对传输线建模选择合适的连接器和电缆并反复校验匹配电阻通常选择100欧拇或50欧拇在10G范围内50欧拇作为匹配电阻是最常见的212电源大多数多千兆比特收发器MGT需要多个电源典型的需要包括Z接收模拟电源Z发送模拟电源Z模拟地Z接收端接电压Z发送端接电压Z数字电源Z数字地采用FPGA实现基于ATCA架构的25GBPS串行背板第二章千兆位级串行I/O设计第29页对MGT来说接收和发送的模拟电源和模拟地必须确保非常干净所以通常MGT厂商都定义了特殊的电源辅助电路包括针对每一个电压的单独的电压调整器以及由电容和铁氧体磁珠构成的电源滤波网络典型的配置如图21所示引用文献8图21MGT电源滤波FIGURE21MGTPOWERFILTER图22频率特性FIGURE22FREQUENCYCHARACTERISTIC采用FPGA实现基于ATCA架构的25GBPS串行背板第二章千兆位级串行I/O设计第30页铁氧体磁珠的特性是在低频段具有低阻抗而在高频段具有高阻抗如图22所示是铁氧体磁珠的频率特性器件的选择非常关键通常MGT厂商都会推荐一些特定的器件型号供用户选择以及相应的参考设计如图23所示为XILINX推荐的专用于MGT的电源调整器图24和图25为PCB布线参考引用文献7本文在实验中遵循器件厂商的推荐电路设计通过实际实验与比较证明是可以达到设计要求的并得出正确的器件选择对千兆比特级的设计成功与否起着关键作用图23电源调整器FIGURE23POWERREGULATOR图24PCB布线参考底层FIGURE24PCBLAYOUTREFERENCE,BOTTOMLAYER采用FPGA实现基于ATCA架构的25GBPS串行背板第二章千兆位级串行I/O设计第31页图25PCB布线参考顶层FIGURE25PCBLAYOUTREFERENCE,TOPLAYER除了模拟电源数字电源也需要仔细设计通常MGT与其他部分的数字电路共享数字部分电源因此电源去耦就成为很重要的设计内容电源分布和去耦网络的目的是使电源在不同电流条件下提供正确稳定的电压我们可以通过分析去耦元件的阻抗和频率特性来设计合适的去耦网络图26表示不正确选择电容器的频率响应曲线采用FPGA实现基于ATCA架构的25GBPS串行背板第二章千兆位级串行I/O设计第32页图26不正确选择电容器的频率曲线FIGURE26FREQUENCYCURVEOFINCORRECTCAPACITORCHOICE从图中我们可以发现两个主要问题一个问题是在阻抗值之间出现大的尖峰如果我们的设计正好在那个频率点上需要大的电流电源就会出现问题我们提出的克服方法是采用多个具有不同频响曲线的电容共同组成电容网络使频响曲线趋于平坦图27所示是本文得到的实验结果从图中我们可以看出在整个信号频段内电容网络都可以提供较好的滤波效果图27正确选择电容器的频率曲线FIGURE27FREQUENCYCURVEOFCORRECTCAPACITORCHOICE采用FPGA实现基于ATCA架构的25GBPS串行背板第二章千兆位级串行I/O设计第33页另一个问题发生在频率的上限范围有时我们甚至不能找到合适的电容可以覆盖需要的频率范围当电容值减小时相应的漏电感和封装电阻并不能随之成比例的减小在这种情况下我们采用了用相邻的电源和地线盘自己创建适当的虚拟电容如图28所示图28PCB典型层叠FIGURE28PCBTYPICALSTACKUP另一个问题是去耦元件的放置位置通常来说电容值越大对位置越不敏感电容值越小越应该尽可能靠近芯片的电源和地线引脚在实验中我们发现如果FPGA有不使用的输入输出脚我们可以去掉这些引脚的走线和过孔腾出空间来放置去耦电容如图29所示图29去掉走线和过孔FIGURE29REMOVETRACEANDVIA采用FPGA实现基于ATCA架构的25GBPS串行背板第二章千兆位级串行I/O设计第34页213屏蔽为达到更好的信号完整性多千兆比特信号应该同其它信号相隔离方法包括采用可屏蔽电缆和连接器在PCB上信号之间保证足够的空间用电源盘或地线盘同其它层的并行信号相隔离22PCB设计连接器选择221PCB设计高速设计对PCB设计所带来的挑战主要包括部分引用文献16Z材料的选择Z板的厚度Z电源和地线盘Z差分对匹配Z差分布线宽度和间隔Z过孔设置Z线对间距Z线对之间的地线保护Z电源分布材料选择FR4是现阶段设计采用的主流它对步线长度低于20英寸速度低于3125GBPS的应用是可以接受的但对于需要更长步线或更高速度来说可以考虑ROGERS3450板的厚度一旦选择好了PCB材料下一步就是选择板的厚度当然这是由所需要的信号层数来决定的并在后面的阶段可能需要调整特别要注意设计足够的电源和地线层以提高去耦性能电源和地线盘我们可以考虑为每一路模拟电源设置单独的电源盘可以用地线盘隔离不同的高速信号层或者分离高速数字信号层和低速数字信号层采用FPGA实现基于ATCA架构的25GBPS串行背板第二章千兆位级串行I/O设计第35页差分对匹配差分对应该尽可能的匹配其中布线长度的匹配是基本