触发器与时序逻辑电路课件

触发器与时序逻辑电路7.1双稳态触发器7.1.1基本RS触发器

1．用与非门组成的基本RS触发器（1）电路结构:由两个门电路交叉连接而成。置0端置1端低电平有效当Q=1，=0时，称为触发器的1状态。当=1，Q=0时，称为触发器的0状态。Qn+1RS功能Qn功能表

01011100置000011R称为复位端低电平有效（2）逻辑功能触发器有两个互补的输出端，Qn+1RS功能Qn功能表

01置00001触发器有两个互补的输出端，（2）逻辑功能当Q=1，=0时，称为触发器的1状态。当=1，Q=0时，称为触发器的0状态。101000111置11101S称为置位端低电平有效Qn+1RS功能Qn功能表

01置00001触发器有两个互补的输出端，（2）逻辑功能当Q=1，=0时，称为触发器的1状态。当=1，Q=0时，称为触发器的0状态。10置1110111111100001011保持Qn+1RS功能Qn功能表

01置00001触发器有两个互补的输出端，（2）逻辑功能当Q=1，=0时，称为触发器的1状态。当=1，Q=0时，称为触发器的0状态。10置1110111001111011011保持00不定××017.1.2同步RS触发器给触发器加一个时钟控制端CP，只有在CP端上出现时钟脉冲时，触发器的状态才能改变。这种触发器称为同步触发器。

1．同步RS触发器的电路结构2．逻辑功能同步RS触发器的状态转换分别由R、S和CP控制，其中，R、S控制状态转换的方向；CP控制状态转换的时刻。Qn+1RS功能Qn功能表

0101输出状态同S状态11QnQn

1010输出状态同S状态00QnQn111101××不定00保持QnQn100101101当CP＝0时，控制门G3、G4关闭，触发器的状态保持不变。当CP＝1时，G3、G4打开，其输出状态由R、S端的输入信号决定。波形图

已知同步RS触发器的输入波形，画出输出波形图。RS不能同时为1，但是可以同时为0，图7-3由于在CP=1期间，G3、G4门都是开着的，都能接收R、S信号，所以，如果在CP=1期间R、S发生多次变化，则触发器的状态也可能发生多次翻转。在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。

有效翻转

空翻同步触发器存在的问题——空翻7.1.3JK触发器一、主从RS触发器

1．电路结构由两级同步RS触发器串联组成。G1～G4组成从触发器，G5～G8组成主触发器。CP

与CP’互补，使两个触发器工作在两个不同的时区内。2．工作原理Qn+1RS功能Qn功能表

0101输出状态同S状态1101

1010输出状态同S状态0001111101××不定0000保持0101主从触发器的触发翻转分为两个节拍：

（1）当CP＝1时，CP’＝0，”从“保持。”主”工作，接收R和S端的输入信号。（2）当CP

时，即CP=0、CP’＝1。”主“保持，不再接收R、S信号；”从”工作，接收主触发器输出端的状态。

1001011010101101主从触发器的特点：（1）主从触发器的翻转是在CP由1变0时刻（CP下降沿）发生的。（2）CP一旦变为0后，主触发器被封锁，其状态不再受R、S影响，因此不会有空翻现象。主从RS触发器的符号：二、主从JK触发器1．电路结构

为此，将触发器的两个互补的输出端信号通过两根反馈线分别引到输入端的G7、G8门，这样，就构成了JK触发器。主从RS触发器的缺点：使用时有约束条件

RS=02．工作原理Qn+1JK功能QnJK触发器功能表

01输出状态为00

10输出状态为111100保持QnQn+1=Qn110101101010110110在画主从触发器的波形图时，应注意以下两点：（1）触发器的触发翻转发生在时钟脉冲的触发沿（这里是下降沿）（2）判断触发器次态的依据是时钟脉冲下降沿前一瞬间输入端的状态。例

已知主从JK触发器J、K的波形如图所示，画出输出Q的波形图（设初始状态为0）。Qn+1=D0011D0101Qn0011Qn+1输出状态同D状态

功能D触发器的功能表7.1.4D触发器

1．D触发器的逻辑功能

D触发器只有一个触发输入端D，因此，逻辑关系非常简单；2．维持—阻塞边沿D触发器的结构及工作原理该电路满足D触发器的逻辑功能，但有同步触发器的空翻现象。设：D=1011001101该触发器为上升沿触发。（1）同步D触发器：（2）维持—阻塞边沿D触发器

为了克服空翻，在原电路的基础上引入三根反馈线。011001101①置1。设：D=101100L1称为置1维持线。L2称为置0阻塞线。10（2）维持—阻塞边沿D触发器10011001②置0。设：D=0111L3称为置0维持线。01

可见，引入了维持线和阻塞线后，将触发器的触发翻转控制在CP上跳沿到来的一瞬间，并接收CP上跳沿到来前一瞬间的D信号。例

已知维持—阻塞D触发器的输入波形，

画出输出波形图。解：在波形图时，应注意以下两点：（1）触发器的触发翻转发生在CP的上升沿。（2）判断触发器次态的依据是CP上升沿前一瞬间输入端D的状态。特点：（1）单输入端的双D触发器。（2）它们都带有直接置0端RD和直接置1端SD，为低电平有效。（3）为边沿触发器，CP上升沿触发。2．集成D触发器74LS74(与74HC74管脚相同)三、触发器应用举例例

设计一个3人抢答电路。3人A、B、C各控制一个按键开关KA、KB、KC和一个发光二极管DA、DB、DC。谁先按下开关，谁的发光二极管亮，同时使其他人的抢答信号无效。利用触发器的“记忆”作用，使抢答电路工作更可靠、稳定。7.2寄存器集成数据寄存器74LSl75：7.2.1数据寄存器数据寄存器——存储二进制数码的时序电路组件，多个触发器同时操作，就是数据寄存器，加上三态门之后就可与数据总线连接。7.2.2移位寄存器

移位寄存器——不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动1位。1．单向移位寄存器

（1）右移寄存器（D触发器组成的4位右移寄存器）右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。移位脉冲输入数码输出CPDIQ0Q1Q2Q300000

设移位寄存器的初始状态为0000，串行输入数码DI=1101，从高位到低位依次输入。其状态表如下：111000110012030110141011右移寄存器的时序图：

由于右移寄存器移位的方向为DI→Q0→Q1→Q2→Q3，所以又称上移寄存器。

在4个CP作用下，输入的4位串行数码1101全部存入了寄存器中。这种方式称为串行输入方式。移位脉冲输入数码输出CPDIQ0Q1Q2Q301234110100001000110001101011数据寄存器和移位寄存器图7-10图7-11双向移位寄存器串行通信计数器——用以统计输入脉冲CP个数的电路。

7.3计数器（分频器）计数器的分类：（2）按数字的增减趋势可分为加1计数器、减1计数器和可逆计数器。（1）按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。（3）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。

7.3.1异步二进制计数器

（1）二进制异步加1计数器（4位）工作原理：

每当Q2由1变0，FF3向相反的状态翻转一次。

每来一个CP的下降沿时，FF0向相反的状态翻转一次；

每当Q0由1变0，FF1向相反的状态翻转一次；

每当Q1由1变0，FF2向相反的状态翻转一次；用“观察法”作出该电路的时序波形图和状态图。由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。7.3.2同步二进制计数器（1）二进制同步加法计数器

由于该计数器的翻转规律性较强，只需用“观察法”就可设计出电路：因为是“同步”方式，所以将所有触发器的CP端连在一起，接计数脉冲。

然后分析状态图，选择适当的JK信号。计数脉冲序号电路状态等效十进制数Q3Q2Q1Q00123456789101112131415160000000100100011010001010110011110001001101010111100110111101111000001234567891011121314150分析状态图可见：FF0：每来一个CP，向相反的状态翻转一次。所以选：J0=K0=1FF1：当Q0=1时，来一个CP，向相反的状态翻转一次。所以选：J1=K1=Q0FF2：当Q0Q1=1时，来一个CP，向相反的状态翻转一次。所以选：J2=K2=Q0Q1FF3：当Q0Q1Q2=1时，

来一个CP，向相反的状态翻转一次。所以选：J3=K3=Q0Q1Q27.3.3十进制计数器

Q3Q2Q1Q0Q3Q2Q1Q000000601101000170111200108100030011910014010010000050101F0：每来一个计数脉冲，状态翻转一次，所以J=K=1;F1：每来一个计数脉冲，只有Q0的状态为1时本位才会反转，且当Q3为1时状态变为0，故J=Q3’Q0，K=Q0;F2：每来一个计数脉冲，只有当Q1、Q0同时为1时，状态翻转一次，故J=K=Q1Q0;F3：每来一个计数脉冲，只有当Q2、Q1、Q0同时为1时，状态翻转一次，且当前一状态为1001时，新状态为0，故J=Q2Q1Q0，K=Q0;（4）作状态图和时序图。7.4.4集成计数器电路1.十进制同步加法计数器74LS16001111RD清零×0111LD预置××××0××011EPET使能×↑××↑CP时钟××××d3d2d1d0××××××××××××D3D2D1D0预置数据输入0000d3d2d1d0保持保持十进制计数Q3Q2Q1Q0输出工作模式异步清零同步置数数据保持数据保持加法计数74160的功能表2.二-五-十进制计数器74290二进制计数器五进制计数器&&CPBQBQCQDCPAQASSRR74LS290的结构图7-17，图7-1874LS290的功能1.CPA作输入，QA做输出，二进制计数器；2.CPB作输入，QBQCQD做输出，五进制计数器；3.CPA作输入，QA接到CPB，QD做输出，十进制计数器，二-五-十进制计数器，8421码；4.在3的基础上引入门电路，门电路的输出接到清零端，可构成反馈清零式（R=1)的N进制计数器，举例（用与门），如6进制。

74290的功能：

①异步清零。

③计数。

②异步置数（置9）。复位输入置位输入时钟输出工作模式R

RSSCPQ3Q2Q1Q011110××0××00000000异步清零0××01111××10011001异步置数0×0××0×00××00××0↓↓↓↓计数计数计数计数加1计数4123567891011121314GNDVcc74LS290NCNC21Q3Q0Q1Q2CPCPRRsS（3）用计数器的输出端作进位/借位端有的集成计数器没有进位/借位输出端，这时可根据具体情况，用计数器的输出信号Q3、Q2、Q1、Q0产生一个进位/借位。例：用两片74290采用异步级联方式组成的二位8421BCD码十进制加法计数器。模为10×10=100二进制计数器CD406014位的CMOS二进制计数器，可以外接石英晶体构成电容三点式振荡器，然后分频输出。其中，Q1、Q2、Q3、Q11不输出。图7-19管脚图图7-20振荡器的链接7.4模数转换与数模转换7.4.1数模（D/A）转换器

对于有权码，先将每位代码按其权的大小转换成相应的模拟量，然后相加，即可得到与数字量成正比的总模拟量，从而实现数字/模拟转换。所以，无论Si处于何种位置，与Si相连的2R电阻均接“地”（地或虚地）。图中S0～S3为模拟开关，由输入数码Qi控制，当Qi=1时，Si接运算放大器反相输入端（虚地），电流Ii流入求和电路；当Qi=0时，Si将电阻2R接地。

电阻网络D/A转换器（4位）流过各开关支路（从右到左）的电流分别为I/2、I/4、I/8、I/16。将输入数字量扩展到n位，则有：可简写为：vO=－KNB

输出电压：总电流：其中：分析计算：EWB演示——D/A转换器基准电流:I=VREF/R，7.4.2模数（A/D）转换器

由于输入的模拟信号在时间上是连续量，所以一般的A/D转换过程为：

取样（采样）、保持、量化和编码。电路组成及工作原理（取Ri=Rf）:当vL为高电平时，T导通，vI经Ri和T向电容Ch充电。vO=－vI=vC。当vL返回低电平后，T截止。Ch无放电回路，所以vO的数值可被保存下来。取样—保持电路1．双积分型A/D转换器

它由积分器、过零比较器（C）、时钟脉冲控制门（G）和定时器、计数器（FF0～FFn）等几部分组成。工作原理：（1）准备阶段计数器清零，积分电容放电，

vO=0V。t=0时，开关S1与A端接通，输入电压vI加到积分器的输入端。积分器从0开始积分：（2）第一次积分阶段t=T1=2nTC

经过2n个时钟脉冲后，触发器FF0～FFn－1都翻转到0态，而Qn=1，开关S1由A点转到B点，第一次积分结束。第一次积分时间为：

（3）第二次积分阶段第一次积分结束时，积分器的输出电压VP为：当t=t1时，S1转接到B点，基准电压－VREF加到积分器的输入端；积分器开始反向积分。

当t=t2时，积分器输出电压vO>0V，比较器输出vC=0，控制门G被关闭，计数停止。同时，N级计数器又从0开始计数。由于vO<0V，过零比较器输出vC=1，控制门G打开。计数器从0开始计数。设T2=t2－t1，于是有：设在此期间计数器所累计的时钟脉冲个数为λ，则：可见，T2与VI成正比，T2就是双积分A/D转换过程的中间变量。

上式表明，计数器中所计得的数λ（λ=Qn-1…Q1Q0），与在取样时间T1内输入电压的平均值VI成正比。只要VI<VREF，转换器就能将输入电压转换为数字量。T2=λTC

在此阶段结束时vO的表达式可写为：2．逐次逼近型A/D转换器1．转换原理：G≈d3g3+d2g2+d1g1+d0g0di1有效0无效有效砝码的总重量逐次逼近重物的重量：2．转换框图（对分法）：1011111101000011110010100111111011010101003．逻辑电路01tvI00110110vIt基本原理：三．直接比较型A/D转换器3位直接比较型A/D转换器输入模拟电压寄存器状态数字量输出D2D1D0Q7Q6Q5Q4Q3Q2Q1（0～1/15）VREF（1/15～3/15）VREF（3/15～5/15）VREF（5/15～7/15）VREF（7/15～9/15）VREF（9/15～11/15）VREF（11/15～13/15）VREF（13/15～1）VREF00000000000001000001100001110001111001111101111111111111000001010011100101110111并行比较型A/D转换器真值表7.5集成555定时器电压比较器的功能：

v+>v-，vO=1v+<v-，vO=0555定时器由以下几部分组成：（1）三个5k电阻组成的分压器。（2）两个电压比较器

C1和C2。一、555定时器的电路结构（3）基本RS触发器，（4）放电三极管T及缓冲器G。电路符号二．工作原理1/3VCC2/3VCC（1）4脚为复位输入端（RD

），当RD为低电平时，不管其他输入端的状态如何，输出vo为低电平。正常工作时，应将其接高电平。（2）5脚为电压控制端，当其悬空时，比较器C1和C2的比较电压分别为2/3VCC

和1/3VCC