第二章微处理器及其系统-课件

第二章8086/8088微处理器及其系统8086/8088最小/最大工作方式(理解)8086/8088在最大和最小模式下的引脚功能8086/8088系统存储器的组织和堆栈(掌握)8086/8088CPU寄存器结构及其用途(掌握)8086/8088微处理器的内部结构(理解)更多详细资料请登录ABDBCBCPU存储器I/O接口外设微型计算机组成框图8086/8088比较：8086：Intel系列的16位微处理器，16条数据线、20条地址线，可寻址220=1MB的存储单元和64KB的I/O空间。可处理8位或16位数据。8086工作的时钟频率为5MHz

。8088：内部与8086兼容，也是一个16位微处理器，但是外部数据总线为8位，所以称为准16位微处理器。体系结构相似。这样设计的目的是与Intel原有的8位外围接口芯片直接兼容。2、18086/8088微处理器内部结构AHALAXBHBLBXCHCLCXDHDLDXSPBPDISI通用寄存器暂存寄存器ALU标志执行部分控制电路123456CSDSSSESIP内部暂存器总线控制电路地址加法器AB20位16位DB8位队列总线指令队列缓冲器8086数据总线16位执行部件（EU）总线接口部件（BIU）8086CPU结构图ALU数据总线16位

功能：完成CPU与存储器或I/O设备之间的数据传送（1）、从内存取指令送到指令队列。（2）、CPU执行指令时，配合EU从指定的内存单元或者外设端口中取数据，将数据传送给EU，或者把EU的操作结果传送到指定的内存单元或外设端口中。1、总线接口部件总线接口部件的组成：（1）、四个段地址寄存器CS：16位代码段寄存器，存放程序当前使用的代码段的段地址；

DS：16位数据段寄存器；SS：16位堆栈段寄存器；ES：16位附加段寄存器，存放程序当前使用的附加段的段地址，通常也用来存放数据；（2）、16位指令指针寄存器IP（PC）。（3）、20位的地址加法器和总线控制电路。（4）、六字节的指令队列缓冲器。说明：（1）、指令队列缓冲器：在执行指令的同时，将取下一条指令，并放入指令队列缓冲器中。CPU执行完一条指令后，可以立即执行下一条指令（流水线技术）。提高CPU效率。（2）、地址加法器：产生20位地址。CPU内无论是段地址寄存器还是偏移量都是16位的，通过地址加法器产生20位地址。作用：从指令队列中取出指令。对指令进行译码，发出相应的控制信号。接收由总线接口送来的数据或发送数据至接口进行算术运算。执行部件的组成：（1）、四个通用数据寄存器AX、BX、CX、DX（2）、指针寄存器和变址寄存器SP、BP、SI、DI2、执行部件（3）、算术逻辑单元ALU

完成8位或者16位二进制算术和逻辑运算，计算偏移量。（4）、数据暂存寄存器协助ALU完成运算，暂存参加运算的数据。（5）、执行部件的控制电路从总线接口的指令队列取出指令操作码，通过译码电路分析，发出相应的控制命令，控制ALU数据流向。（6）、标志寄存器16位寄存器，其中有7位未用。D15D0OFDFIFTFSFZFAFPFCF进借位标志奇偶标志半进借位标志零标志符号标志跟踪标志中断允许方向标志溢出标志1-有进、借位0-无进、借位1-低8位有偶数个10-低8位有奇数个11-低4位向高4位有进、借位0-低4位向高4位无进、借位1-结果为00-结果不为0（1）、8086/8088CPU执行程序的操作过程：A、20位地址的形成，并将此地址送至程序存储器指定单元，从该单元取出指令字节，依次放入指令队列中。B、执行部件从总线接口的指令队列首取出指令代码，执行该指令。（2）、取指时，每当指令队列缓冲器中存满1条指令后，EU就立即开始执行。（3）、指令队列缓冲器中只要空出2个（8086）或空出1个（8088）指令字节时，BIU便自动执行取指操作，直到填满为止。（4）、当队列已满，执行部件又不使用总线时，总线接口部件进入空闲状态。（5）、执行转移指令、调用指令、返回指令时，先清空队列内容，再将要执行的指令放入队列中。（6）、8088BIU中指令队列长度为4个字节，外部数据总线为8位3、几点说明2、28086/8088CPU寄存器结构及其用途（板书）AXAHAL累加器BXBHBL基址寄存器CXCHCL计数寄存器DXDHDL数据寄存器SP堆栈指针BP基址指针SI源变址寄存器DI目的变址寄存器IP指令指针FLAGS标志寄存器CS代码段寄存器DS数据段寄存器ES附加段寄存器SS堆栈段寄存器2、38086/8088系统存储器的组织和堆栈（板书）+段寄存器值偏移量物理地址16位4位16位20位存储器物理地址的计算方法＋CS0000IP代码段DS或ES0000SI、DI或BXSS0000SP或BP数据段堆栈段存储器段寄存器和偏移地址寄存器组合关系2、4总线周期的概念总线周期：CPU通过总线与存储器或I/O接口进行一次数据传输所需的时间。一个最基本的总线周期由4个时钟周期组成。T状态（时钟周期）：CPU处理动作的最小单位。由CPU主频决定。CPU在4个状态中的基本作用：1、T1状态：CPU往多路复用总线上发送地址信息，以选中所要寻址的存储单元或外设端口的地址。（A19-A0）2、T2状态：从总线上撤销地址，并使总线的低16位浮置成高阻状态，为传送数据做准备。总线高4位（A19-A16）用来输出本总线周期的状态信息(S6-S3)。3、T3状态：多路总线的高4位继续提供状态信息（S6-S3），而低16/8位上出现由CPU写出或读入的数据（D15/D7-D0）.4、在有些情况下，由于外设或者存储器的速度较慢，不能及时地配合CPU传送数据。READY=0时，CPU会在T3之后自动插入1个或多个TW等待状态，此时CPU在总线上的信息情况和T3状态的信息情况一样。当READY＝1时，CPU自动脱离TW状态进入T4状态。5、T4状态：总线周期结束T1T2T3TWT4总线周期2、58086/8088微处理器的引脚功能根据所连的存储器和外设规模的不同，使它们可以在两种模式下工作：系统的最小模式：只有一8086/8088CPU。系统的最大模式：有两个或两个以上的CPU，一个为主CPU，另一个为协CPU。当系统规模较大时，要求有较强的驱动能力，这样就需要两个或两个以上的微处理器。其中有一个是主处理器8086或8088，其它的处理器称为协处理器，它们协助主处理器工作。6281920434333232524232221GNDAD14/A14AD13/A13AD12/A12AD11/A11AD10/A10AD9/A9AD8/A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCC（5V）AD15/A15A16/S3A17/S4A18/S5A19/S6/BHE/S7

HIGH（SSO）MN//MX/RDHOLD（/RQ//GT0）HLDA（/RQ//GT1）/WR（/LOCK）M//IO（/S2）DT//R（/S1）/DEN（/S0）ALE（QS0）/INTA（QS1）/TESTREADYRESET8086/8088（8086/8088）A15-A0：单向输出，三态。（8086）D15-D0：双向，三态。（8088）D7-D0：双向，三态。复用总线、分时工作，T1状态：输出地址信息；T2状态：高阻；T3状态：传输数据；T4状态：结束总线周期2、地址/状态总线A19/S6-A16/S3复用引脚，输出，三态。1、地址/数据总线AD15-AD0分时工作，T1状态：输出地址的高4位信息；T2、T3、T4状态：输出CPU的工作状态信息。当访问存储器时，T1状态时输出的A19-A16送到锁存器8282锁存，与AD15-AD0组成20位的地址；而访问I/O端口时候，A19-A16＝0S6：指示8086/8088当前是否与总线相连，S6=0表示相连。S5：表明中断允许标志IF当前的设置。S5=0，表示CPU中断是关闭的，禁止一切可屏蔽中断源的中断请求；S4、S3：指示当前使用哪个段寄存器。(1)、/S7：高8位数据总线允许/状态复用引脚。T1状态：输出信号，表示高8位数据线D15-D8上的数据有效。T2－T4状态时：输出S7状态信号。3、控制总线A0总线使用情况

00从偶地址单元开始，在16位数据总线上进行字传送

01从奇地址单元开始，在高8位数据总线上进行字节传送

10从偶地址单元开始，在低8位数据总线上进行字节传送11无效S7：8086中无定义，备用状态线。在8088中：此脚不是/S7，而是/HIGH在最小模式中，输出信号，此信号与其它信号合作决定总线周期的读/写动作。在最大模式中，恒为高电平。

（2）、：读信号，三态输出，低电平有效。/RD=0，表示当前CPU正在对存储器或I/O端口进行读操作。（3）、：写信号，三态输出，低电平有效。（4）、：存储器或IO端口访问信号，三态输出。

=1，表示CPU正在访问存储器；（5）、READY：准备就绪信号，输入，高电平有效。READY=1，表示CPU访问的存储器或I/O端口已准备好传送数据。若CPU在总线周期T3状态检测到READY=0，表示未准备好，CPU自动插入一个或多个等待状态TW，直到READY=1为止。和中断有关的引脚

INTR可屏蔽中断请求信号输入，高电平有效。当INTR=1，表示外设向CPU发出中断请求若此时，IF=1，CPU响应中断中断响应信号输出。表示CPU响应了外设发来的中断请求信号INTR。NMI不可屏蔽中断请求信号输入，上升沿触发。一旦该信号有效，则执行完当前指令后立即响应中断。该请求信号不受IF状态的影响，也不能用软件屏蔽，（9）、：等待测试信号，输入，低电平有效。用于多处理器系统且在执行WAIT指令时才使用。当CPU执行WAIT指令时，每隔5个时钟周期对进行一次测试，若=1，继续等待，直到=0。（10）、RESET：复位信号，输入，高电平有效。RESET信号至少要保持4个时钟周期。复位时：标志寄存器、IP、DS、SS、ES为0，CS=FFFFH，复位后CPU从FFFF0H处开始执行。（11）、ALE：地址锁存允许信号，输出，高电平有效。用来锁存地址信号A15-A0，分时使用AD15-AD0地址/数据总线。（12）、：数据发送/接收控制信号，三态输出。此信号控制数据总线上的收发器8286的数据传送方向，=1,发送数据----写操作；=0，接收数据--读操作。（13）、：数据允许信号，三态输出，低电平有效。作为数据总线上收发器8286的选通信号。（14）、HOLD：总线请求信号，输入，高电平有效。当系统中CPU之外的另一个控制器要求使用总线时，通过它向CPU发一高电平的请求信号。（15）、HLDA：总线请求响应信号，输出，高电平有效。当HLDA有效时，表示CPU对其它控制器的总线请求作出响应，与此同时，所有与三总线相接的CPU的线脚呈现高阻抗状态，从而让出总线。（16）、：工作模式选择信号，输入。

=1，表示CPU工作在最小模式系统；=0，表示CPU工作在最大模式系统。（17）、CLK：主时钟信号，输入。8086/8088的时钟频率为5MHZ。4、电源线和地线8086/8088采用单+5V，1、20引脚为地线。40引脚为电源（1）QS1、QS0指令队列状态信号，输出。

提供了本总线周期的前一个时钟周期中指令队列的状态，以便于外部对8086/8088内部指令队列的动作跟踪

QS1QS0含义

00无操作01从指令队列的第一个字节中取走代码10队列为空11除第一个字节外，还取走了后续字节中的代码5、最大模式下的有关引脚（2）/S2、/S1、/S0：总线周期状态信号，三态输出。

/S2、/S1、/S0状态信号的编码/S2/S1/S0操作过程产生信号000发中断响应信号/INTA001读I/O端口IORC010写I/O端口IOWC011暂停无100取指令/MRDC101读存储器/MRDC110写存储器