微纳米加工技术综述报告

《微纳米加工技术》课程3D封装技术综述报告福州大学研究生课程报告课程名称： 微纳米加工技术姓名： 许鑫川系： 微电子系专业： 微电子学与固体电子学学号： 131120037指导教师： 陈伟2014年6月4日

《微纳米加工技术》综述报告——3D封装技术摘要近几年来，先进的封装技术已在IC制造行业开始出现，如多芯片模块(MCM)就是将多个IC芯片按功能组合进行封装，特别是三维(3D)封装首先突破传统的平面封装的概念，组装效率高达200％以上。它使单个封装体内可以堆叠多个芯片，实现了存储容量的倍增，业界称之为叠层式3D封装；其次，它将芯片直接互连，互连线长度显著缩短，信号传输得更快且所受干扰更小；再则，它将多个不同功能芯片堆叠在一起，使单个封装体实现更多的功能，从而形成系统芯片封装新思路：最后，采用3D封装的芯片还有功耗低、速度快等优点，这使电子信息产品的尺寸和重量减小数十倍。正是由于3D封装拥有无可比拟的技术优势，加上多媒体及无线通信设备的使用需求，才使这一新型的封装方式拥有广阔的发展空间。概念3D封装技术又称立体封装技术，是在X-Y平面的二维封装的基础上向空间发展的高密度封装技术。终端类电子产品对更轻、更薄、更小的追求推动了微电子封装朝着高密度的三维(3D)封装方向发展，3D封装提高了封装密度、降低了封装成本，减小各个芯片之间互连导线的长度从而提高器件的运行速度，通过芯片堆叠或封装堆叠的方式实现器件功能的增加。3D封装虽可有效的缩减封装面积与进行系统整合，但其结构复杂散热设计及可靠性控制都比2D芯片封装更具挑战性。3D封装设计和应用中面临的主要的问题有：(1)、高功率密度下器件的散热设计问题；(2)、减薄芯片在加工、组装、使用过程中承受机械应力下的可靠性问题；(3)、3D器件在组装和应用过程中的热-机械耦合作用引起的芯片开裂、焊点疲劳等可靠性问题。这些问题都跟3D封装结构形式有关，因此研究3D封装的结构设计与散热设计具有非常迫切的理论意义和实际应用价值。三维封装是将多个芯片垂直连接的一系列方法的统称，到目前为止，三维封装只在引线键合、倒装芯片、模块化封装等特定应用中取得成功。然而，硅通孔封装技术（TSV）作为备选方案得到了迅猛发展。硅通孔技术(TSV)是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。以TSV为代表的3D集成技术优势有：降低延迟：IBM半导体研发中心副总裁LisaSu指出：TSV可把芯片上数据需要传输的距离缩短1000倍，并使每个器件的互连性增加100倍。英特尔计划在未来的万亿赫兹研究型处理器中采用TSV技术。降低功耗：据报道，IBM在90nm节点的微处理器50%以上的有源开关功耗都用于驱动互连线，并且90%以上的功率实际上是由10%的长互连线消耗的。据称，TSV可将硅锗芯片的功耗降低大约40％。手机和其他一些应用需要更加创新的芯片级封装（CSP）解决方案。现在系统设计师为了手机和其他很多紧凑型消费品，不得不选择用3D封装来开发z方向上的潜力。因此，业内人士将TSV称为继引线键合(WireBonding)、TAB和倒装芯片(FC)之后的第四代封装技术。结构形式3D封装结构可以通过两种方法实现：封装内的裸芯片堆叠(图1)和封装内的封装堆叠(如图2、图3)。堆叠3D封装结构封装体堆叠的3D封装一般是将大量同一类型的小规模存储器封装相重叠，构成大规模的存储器。一般是利用原有标准封装体的端子排布，将重叠在一起的小规模存储器封装体的相同端子钎焊在一起，实现封装体之间的电气连接。封装堆叠包括翻转一个已经检测过的封装，并堆叠到一个基底封装上面，后续的互连采用线焊工艺，封装堆叠在印制板装配的时候需要另外的表面安装堆叠工艺。叠层式3D封装的结构最常见的裸芯片叠层3D封装先将生长凸点的合格芯片倒扣并焊接在薄膜基板上，这种薄膜基板的材质为陶瓷或环氧玻璃，其上有导体布线，内部也有互连焊点，两侧还有外部互连焊点，然后再将多个薄膜基板进行叠装互连。它的典型结构和原理图如图l所示。裸芯片叠层的工艺流程裸芯片叠层的工艺过程为：第一步，在芯片上生长凸点并进行倒扣焊接。如果采用金凸点，则由金丝成球的方式形成凸点，在250~400℃下，加压力使芯片与基板互连；若用铅锡凸点，则采用Pb（95）：Sn（5）(重量比)的凸点，这样的凸点具有较高的熔点，而不致在下道工艺过程中熔化。具体方法，先在低于凸点熔点的温度(180~250℃)下进行芯片和基板焊接，在这一温度下它们靠金属扩散来焊接；然后加热到250~400℃，在这一温度下焊料球熔化，焊接完毕。第一步的温度是经过成品率试验得到的，当低于150℃时断路现象增加：而当高于300℃时，则相邻焊点的短路现象增多。第二步，在芯片与基板之间0.05mm的缝隙内填入环氧树脂胶，即进行下填料。第三步，将生长有凸点的基板叠装在一起，该基板上的凸点是焊料凸点，其成分为Pb/Sn或Sn/Ag熔点定在200~MCM叠层的工艺流程MCM叠层的工艺流程与裸芯片叠层的工艺流程基本一致。除上述边缘导体焊接采用互连方式外，叠层3D封装还有多种互连方式，例如引线键合叠层芯片就是一种采用引线键合技术实现叠层互连的，该方法的适用范围比较广。此外，叠层互连工艺还有叠层载带、折叠柔性电路等方式。叠层载带是用载带自动键合(TAB)实现IC互连，可进而分为印刷电路板(PCB)叠层TAB和引线框架TAB。折叠柔性电路方式是先将裸芯片安装在柔性材料上，然后将其折叠，从而形成三维叠层的封装形式。3D封装具有2D封装无可比拟的组装密度，从而使单个封装体实现更多的功能，并使组装电路板PCB的面积可以进一步缩小，从而实现PCB的高密度设计，使得体积内的效率得到提高，且芯片间的导线长度显著缩短，信号传输效率得到提高，减少了信号的时延与线路干扰，进一步提高了器件的电气性能。此外，3D封装体内部单位面积的互连点数大大增加，器件的集成度更高，外部互连点数减少，提高了IC芯片的工作稳定性。裸芯片堆叠3D封装可以保持封装体面积的大小，在高度上进行延伸，由于芯片厚度在整个器件厚度中所占比例较小，因此通过裸芯片堆叠形式的3D封装相对2D封装在厚度上增加较小，其优点显而易见，封装体积小。但其结构决定了该封装方式的致命弱点，当堆叠中一层电路出现故障时，整个芯片都要报废。对于封装堆叠的3D封装来说，封装堆叠使得能够堆叠来自不同供应商和混合集成电路技术的裸片,也允许在堆叠之前进行预烧和检测。叠层3D封装符合MCP的技术要求由图1可见，与其他二维多芯片封装(2D-MCP)不同，3D多芯片封装(3D-MCP)为垂直方向上的堆叠。虽然MCM组装也是多芯片封装，但其基板面积与芯片面积的比例过大，封装效率相对较低。尽管3D封装并不是一种新概念，但它一直到近几年来才得以广泛应用，究其原因主要是3D封装的成本较高。随着多媒体技术的发展，无线通信设备在重量轻、体积小的同时要求功能完备。消费类电子新品如MP3和双模式数码相机(DSC)要求芯片体积小、耗电少、存储速度快。可以说，一方面便携式电子信息产品的发展趋势迫切需要在提高芯片运行速度的同时，于较小的体积内实现多种功能及更大的存储容量，而原有的传统封装已经不能满足这一要求；另一方面随着芯片工作频率的上升，过长的引线会导致芯片间的数据传输速度变慢，目前芯片的最高频率已超过1GHz，而PCB上的信号传输速度通常不超500MHz，这对于高性能的数字信号处理器(DSP)来说，适合外围设备的低频率只能采用分频的方法。而在系统封装(SIP)中若采用3D封装技术，则将微处理器与存储器整合在一起，这就显著缩短了连线长度，在芯片尺寸减小的情况下，显著提升了芯片工作性能。叠层3D封装方式的技术优势3D封装拥有无可比拟的组装密度，组装效率高达200％以上，从而使单个封装体可以实现更多的功能，并使外围设备PCB的面积进一步缩小。体积内效率得到提高，且芯片间导线长度显著缩短，信号传输速度得以提高，减少了信号时延与线路干扰，进一步提高了电气性能。另外，3D封装体内部单位面积的互连点数大大增加，集成度更高，外部连接点数也更少，从而提高了IC芯片的工作稳定性。裸芯片堆3D封装可以保持封装体面积的大小，在高度上进行延伸，由于芯片厚度在整个器件厚度中所占比例较小，因此通过裸芯片堆叠形式的3D封装相对2D封装在厚度上增加较小，其优点显而易见，封装体积小。但其结构决定了该封装方式的致命弱点，当堆叠中一层电路出现故障时，整个芯片都要报废。对于封装堆叠的3D封装来说，封装堆叠使得能够堆叠来自不同供应商和混合集成电路技术的裸片，也允许在堆叠之前进行预烧和检测。3D封装结构与热设计的挑战与发展3D封装的结构与热问题是影响其长期可靠性的主要因素。但3D封装属于新型封装结构，相关标准尚未建立。业界公司在设计3D封装器件时一般还是参照2D封装的设计标准，只是在高度方向上进行堆叠。没有考虑3D封装结构复杂、应力分布、热传导路径与2D封装的不同而产生的相应改进，因此参照2D封装进行设计很难达3D封装结构、散热方案的最优。根据国内外研究现状，目前尚没有综合应用结构优化、传热学、数学、力学、材料学、半导体工艺、组装丁艺、有限元仿真、可靠性理论、可靠性试验等多学科知识对3D封装进行系统性研究，以获得3D封装结构设计与散热设计基本规律。3D封装结构设计与散热设计主要面临的挑战有。3D封装现状问题对于3D-TSV阵列堆叠，关键要素有通孔形成/填充、晶圆减薄、质量评价与检测技术、凸点形成和芯片与芯片/衬底的键合等。这些问题的解决将依赖于大量新型设备与工艺的开发。图4在设计方案提出之后，设备和材料就成为制造3D-TSVIC的关键因素1、减薄技术与设备减薄技术面临的首要挑战就是超薄化工艺所要求的<50μm的减薄能力。在这个厚度上，硅片很难容忍减薄工程中的磨削对硅片的损伤及内在应力，其刚性也难以使硅片保持原有的平整状态。目前业界的主流解决方案是采用东京精密公司所率先倡导的一体机思路，将硅片的磨削、抛光、保护膜去除、划片膜粘贴等工序集合在一台设备内，硅片从磨片一直到粘贴划片膜为止始终被吸在真空吸盘上，始终保持平整状态，从而解决了搬送的难题。2、刻蚀技术与设备TSV制程都面临一个共同的难题：通孔的刻蚀。目前通常有两种方法：激光钻孔以及深反应离子刻蚀(DRIE)。激光加工系统供应商Xsil公司为TSV带来了最新解决方案，Xsil称激光钻孔工艺将首先应用到低密度闪存及CMOS传感器中，随着工艺及生产能力的提高，将会应用到DRAM中。在TSV刻蚀设备领域，LamResearch推出了第一台300mmTSV刻蚀设备2300Syndion，并已发货至客户。而Aviza针对TSV先进封装也推出了Omegai2L刻蚀系统，日月光(ASE)已宣布将采用此系统研发先进制程技术。3、晶圆键合技术与设备EVG公司(奥地利)自2002年起,便致力于针对3D集成开发300mm晶圆键合设备,其首款300mm多反应腔3D键合系统已在2008年完成。CEA-Leti(法国)及SET(法国)成功开发出新一代高精度(0.5μm)高键合力(4000N)的300mm晶圆器件键合设备FC300。4、质量评价与检测技术相关设备可以预见，TSV的特殊性还会给3D-IC制造的检测和量测带来前所未有的困难，控制TSV通孔工艺需要几何尺寸的量测，以及对刻蚀间距和工艺带来的各种缺陷进行检测。通常TSV的直径在1μm到50μm，深度在10μm到150μm，深宽比在3到5甚至更高，一颗芯片上的通孔大约在几百甚至上千。减薄和键合工艺对检测和量测的需求更多。厚度和厚度均匀度需要测量，工艺中必须监控研磨浆残留、微粒污染、铜微粒、应力引起的开裂、边缘碎片等。对于键合，无论是芯片至晶圆、还是晶圆之间，在精准的对位的同时，还需要控制表面粗糙程度、表面洁净度和平坦度。另外，一些新的工艺步骤也需要考虑监控，比如尺寸在几十个微米的凸点阵列等。目前3D封装技术的发展面临的最大难题是制造过程中的实时工艺过程的实时检测问题，因为这一问题如果解决不了，那么就会出现高损耗，只有控制了每一道生产工艺，就能有效地保证产品的质量,从而达到有效地降低废品率。苏州德天光学技术有限公司开发的微焊点自动光学显微检测仪（MMI）的出现刚好解决了这一技术难题，它可满足所有3D封装的每一个检测点的实时工艺过程控制的要求，微焊点自动光学显微检测仪（MMI）的出现将大大促进3D封装的发展。总结本文介绍了3D封装的一些概念，描述了3D封装的结构形式，裸芯片叠层的工艺流程，MCM叠层的工艺流程和目前3D封装存在的一些问题。随着IC制造技术日新月异，而封装技术则伴随着IC设计和制造技术的发展经历了漫长之路。叠层3D封装的出现，解决了长期以来封装效率不高，芯片间互连线较长而影响芯片性能以及使芯片功能单一的问题，它使LSI芯片体积小、重量轻、功耗低、功能趋于完善。因此，叠层3D封装更适合于便携式电子信息产品和高频率、高性能的电子设备，其中采用3D封装的存储器几乎在体积不变的情况下将容量翻倍且频率更高。参考文献[1]B.Kim,J.RychwalskiandD.Schmauch,“CuttingEdgeElectrodepositionTechnologiesfor3DChipIntegration”,IMAPSInternationalConferenceandExhibitiononDevicePackaging,March20-23,2006[2]C.Ababei,andK.Bazargan,"ExploringPotentialBenefitsof3DFPGAIntegration",Field-ProgrammableLogicanditsApplications(FPL),2004[3]王文利,梁永生.三维立体封装(3D)结构与热设计面临的挑战[J].深圳信息职业技术学院学报.2007年12月第5卷