2、4、8分频电路的实现方法

2N分频电路的实现方法1目的分频系数较大的2N分频电路需要采用标准计数器来实现，此处的方法是直接将计数器的相应位赋给分频电路的输出信号即可实现分频功能。采用这个方法的好处是：一是不需要定义中间信号，设计简单，节约资源；二是可以避免毛刺现象的发生，从而避免了逻辑错误产生的可能性。下面采用VHDL和Verilog两种语言实现的2分频、4分频和8分频。2VHDL实现(不带复位信号)LIBRARYIEEE;USEIEEE.std_logic_1164.ALL;USEIEEE.std_logic_arith.ALL;USEIEEE.std_logic_unsigned.ALL;ENTITYclk_8div_2ISPORT(CLK:INstd_logic;CLK_DIV2:OUTstd_logic;CLK_DIV4:OUTstd_logic;CLK_DIV8:OUTstd_logic);ENDclk_8div_2;ARCHITECTURErtlOFclk_8div_2ISSIGNALcounter:std_logic_vector(2DOWNTO0);BEGINPROCESS(CLK)BEGINIF(CLK'eventANDCLK='1')THENIF(counter=“111”)THENcount<=(OTHERS=>'0');ELSEcounter<=counter+1;ENDIF;ENDIF;ENDPROCESS;CLK_DIV2<=NOTcounter(0);CLK_DIV4<=NOTcounter(1);CLK_DIV8<=NOTcounter(2);ENDrtl;3Verilog实现(有复位信号)3.1moduleclk_8div_2(inputCLK,outputCLK_DIV2,outputCLK_DIV4,outputCLK_DIV8,inputRESET);reg[2:0]clk_counter;always@(posedgeCLKorposedgeRESET)beginif(RESET)beginclk_counter<=0;endelsebeginif(clk_counter==3'd7)beginclk_counter<=0;endelseclk_counter<=clk_counter+1;endendassignCLK_DIV2=clk_counter[0];assignCLK_DIV4=clk_counter[1];assignCLK_DIV8=clk_counter[2];endmodule3.2测试文件moduletest_clk;//InputsregCLK;regRESET;//OutputswireCLK_DIV2;wireCLK_DIV4;wireCLK_DIV8;//InstantiatetheUnitUnderTest(UUT)clk_8div_2uut(.CLK(CLK),.CLK_DIV2(CLK_DIV2),.CLK_DIV4(CLK_DIV4),.CLK_DIV8(CLK_DIV8),.RESET(RESET));initialbegin//InitializeInputsCLK=0;RESET=1;//Wait100nsforglobalresettofinish#100;RESET=0;endalways#10CLK<=~CLK;endmodule3.3仿真波形tLljiEMlSirtiUjBjidnlimE：1nnnrfitine loons 2Q0 300ne acJn® 500ne BdO TC0ne QODns 900n$ lWOrrII IIII IIII IIIIII IIIII IIIII IIII IIIIII IIIII IIIII IIIi^jCLKLDIW1.I.I11111i.i1111i□4!CLKJ?^4Q