可程式逻辑设计解读课件

可程式邏輯設計主講人：鄭兆良日期：2003/10/7可程式邏輯設計主講人：鄭兆良OutlinePLD、SPLD、CPLD、FPGAPLD軟體設計流程MappingDesigntoXC4000編譯邏輯設計實行設計電路OutlinePLD、SPLD、CPLD、FPGAPLD發展由來先前數位邏輯系統的設計法是依照所需的規格定義出輸入輸出、列出真值表、推導布林等式，使用K-map或邏輯代數公式求出簡化後的邏輯方程式，之後選用標準邏輯功能IC(TTL、CMOS等)印刷電路板(PCB)上建構電路缺點有使用的IC元件多，設計的整合性很低，無法得到ReliableDesignPCB面積大，系統電路的成本高局部設計改變時，PCB板設計re-design的空間很小為了克服上述缺點，PLD(ProgrammableLogicDevice)應運而生，它解決了大規模IC不能實現在大範圍與高頻使用的缺點PLD發展由來先前數位邏輯系統的設計法是依照所需的規格定義出演進過程全訂製程IC（FullCustomICs）從設計到製造的過程，全依客戶所委託設計的IC，得到一個最佳電路整合，在價格和性能上追求最佳的solution，但研發時間及人力花費很高晶胞元IC（CellBaseICs）將邏輯電路中的模組以Cell方式建立，於是我們可以將設計完成之Cell儲存成CellLibrary，往後有需要此模組時可套用此應用閘陣列（GateArray）由CMOS邏輯閘組成邏輯電路，在內部使用PMOS及NMOS電晶體組成基本電路，以陣列配置，再依配線成為特定用IC。積體電路廠商提供部分完成之電晶體佈局，使用者構成之間的連線關係演進過程全訂製程IC（FullCustomICs）PLD（ProgrammableLogicDevice）廣義的定義包含PROM、PLA、PAL、FPGA狹義的定義只包括PAL和PLAPLD（ProgrammableLogicDevice）SPLD（SimplePLD）包括PROM、PAL、PLA。這些元件是屬於雙層邏輯，包含AND陣列及OR陣列，任何函數都可表示成積項之和（SumOfProduct）。三種SPLD之分類，主要基於其AND陣列或OR陣列是否可規劃。

SPLD（SimplePLD）包括PROM、PAL、PLASPLD-PROMAND陣列不可規劃,OR陣列可規劃SPLD-PROMAND陣列不可規劃,OR陣列可規劃SPLD-PLA由一串的AND閘、OR閘、反相器透過可程式開關陣列所連接起來的SPLD-PLA由一串的AND閘、OR閘、反相器透過可程SPLD-PAL可程式的OR陣列被一組從AND閘到OR閘的固定接線所取代，只能程式化欲組成的積項SPLD-PAL可程式的OR陣列被一組從AND閘到OR閘SPLDPLA和PAL若沒有加上外部的正反器，就無法用於循序邏輯電路。所以正反器會被加到PAL的架構中，這種電路就稱為簡易可程式邏輯裝置SPLD(SimplePLD)。多工器(multiplexer)會加到每個輸出，用以選擇是正反器輸出或是組合電路的輸出；這些AND閘、OR閘、正反器和多工器都是用來共同驅動每個輸出，這就是巨集格macrocell

PAL+FilpFlops+Multiplexers=SPLDSPLDPLA和PAL若沒有加上外部的正反器，就無法用於循序SPLDcont.SPLDcont.CPLD–ComplexPLD整合更多SPLDLogicBlocks及相互關係連線架構(Switchmatrix)，具有高整合性的特點，故能提升性能、可靠度、降低成本、時間與PCB面積等優點CPLD–ComplexPLD整合更多SPLDLogCPLDcont.CPLD是由多個SPLD組裝進單一的IC裡XilinxXC9500的CPLD－XC95108包含了六個可組態化功能區塊(CLB)，每個CLB相當於一個有18個巨集格、36個輸入、18個輸出的SPLD。利用每個可組態化功能區塊裡的巨集格和經由開關矩陣去連接它們，非常複雜的多層邏輯函數就可以簡單的被建構CPLDcont.CPLD是由多個SPLD組裝進單一的ICCPLDcont.CPLDcont.FPGA（FieldProgrammableGateArray）應用在設計使用者的原型機(Prototype)或少量生產之產品。FPGA內部LogicBlock連接需依SwitchMatrix來構成使用者的系統，處理速度比VLSI慢各家的FPGA構造有相當大的差異，可分為三大類：查表型(LUT:LookUpTables)－Xilinx,Altera,AT&T多工器型(MPX:Multiplexertype)－Actel,QuickLogic電晶體陣列型－CrossPoint以規構架構可分為：SRAM－Xilinx,Altera,AT&T,AtmelAnti-fuse－Actel,Cypress,QuicklogicFPGA（FieldProgrammableGateAFPGAcont.SRAM類型的FPGA具有重複程式化的優點，適合用來實作邏輯設計與功能性驗證。Anti-fuse其邏輯閘數可用性較高，應用電路較為簡單，單價也較便宜，小量產品的需求較適宜FPGA產品主要用途包含I/O介面控制、資料路徑傳輸、暫存器介面控制、PCI介面等FPGAcont.SRAM類型的FPGA具有重複程式化的優FPGAcont.由LUT(LookupTable)所組成的。一般的LUT只有4個輸入和一個16位元的記憶體。輸入訊號到電路後，會對應到一個特定的記憶體位址，接著輸出此位址的內容。任何4位元輸入的邏輯函數都能被可程式邏輯的LUT元所建立。舉例：一個4位元輸入AND閘的建構方式法－先將所有的位元載入記憶體內，如果所有的位元皆為1，則輸出為1，而其他的情況輸出為0在FPGA中,如XILINXXC4000系列，一個可組態邏輯區塊CLB(ConfigurableLogicBlock)是由3個LUT、2個正反器和一些控制電路所組成的FPGAcont.由LUT(LookupTable)所組FPGA–XC4000XC4000系列結構：由許多個ConfigurableLogicCell、配線通道及開關矩陣(SwitchMatrix)及I/OBlock組成

FPGA–XC4000XC4000系列結構：由許多個CoCAD&PLD對於一般電路，可以使用電腦模擬程式，來檢查邏輯電路的運作情況。在正確的模擬下，用放置與繞線(place&route)或是裝配(fitter)程式，將電路上的邏輯閘和接線映射到FPGA或是CPLDIC中。使用這類的軟體，決定裝置內的邏輯閘如何連接，進而建構出邏輯電路。程式的輸出是個位元串組態檔(bit-streamconfigurationfile)，能夠下載到指定的FPLD(FieldProgrammableLogicDevice)上，之後便可以執行所設計的功能CAD&PLD對於一般電路，可以使用電腦模擬程式，來檢查邏輯數位設計程序的自動化取得規格定義輸出輸入建立真值表導出布林等式建立閘層級設計模擬閘層級設計建構數位電路除錯數位電路可自動化數位設計程序的自動化取得規格定義輸出輸入建立真值表導出布林等PLD軟體設計流程取得規格定義輸入輸出藉由schematiceditor、statemaching、ABELeditor來設計FunctionalSimulation映射到CPLD或是FPGA模擬映射後的設計下載到XS95或XS40上使用PC和七階LED除錯PLD軟體設計流程取得規格定義輸入輸出藉由schematicPLD軟體設計流程cont.FunctionalSimulator用來檢查已經編譯過的設計，檢視是否與所預期相符合。如果有錯誤，可以透過HDL編輯器、電路圖編輯器、狀態機編輯器來做修正FoundationImplementation工具把電路上所有的邏輯閘和連接轉換成netlist格式。再將netlist編譯成位元串，在這之前必須定義好專案的FlowType。在對應到特定的FPLD結構後，Xilinx就可以決定所有邏輯閘和繞線的延遲時間。之後就可以執行時脈模擬器(timingsimulator)使用XSLOAD程式來下載位元串到XS40電路板偵錯是藉由LPTCable輸入測試值到XS40board上，再由板上的七段LED的顯示來觀察outputPLD軟體設計流程cont.FunctionalSimuXC4000PINXC4000的腳位資訊如下：PINXSPORTParam44B045B146B247B348B449B532B634B7PINLEDSegment25S026S124S220S323S418S519S6XC4000PINXC4000的腳位資訊如下：PINXSPMappingDesigntoXC4000(1)在編輯好的電路圖中的IBUF/OBUF doubleclick編 輯內容MappingDesigntoXC4000(1)在編輯MappingDesigntoXC4000(2)在ParameterFrame中Name的欄位填入LOC，Description填入 p+對應PIN值點選Add按鈕新增的資 訊會加入按OK關閉對話窗LOCP+腳位MappingDesigntoXC4000(2)在PaMappingDesigntoXC4000(3)完成後電路圖上會多出參數值的註解新增Mapping參數 後記得存檔並重新 createnetlist及 exportnetlist

MappingDesigntoXC4000(3)完成後編譯邏輯設計點選Implement即可開始編譯編譯邏輯設計點選Implement即可開始編譯編譯邏輯設計cont.轉譯(Translate)：EDIFnetlist被轉換成內部netlist格式對映(Map)：應用各種邏輯電路最佳化的方法，目的都是用來增加電路的速度與減少邏輯閘的數目放置跟繞線(Place&Route)：在netlist裡的邏輯閘被分配到特定的CLB，所有的邏輯閘間的連線也經由