触发器实验报告

1、时间：2021.03. 06卖脸3舷发孝及其应用时间：2021.03. 06创作：欧阳道-、卖验目的1、拿握基本RS、JK、D和T触发器的逻辑功能2、拿握集成融发彖的逻辑功能及使用方法3、熟悉触发器之间相互转换的方法二、卖验原理触发器具有两个稳定状态，用以表示逻辑状态T”和“0” ,柱一定的外界信号作用下，可以从一个 稔定状态翻转到另一个稔定状态，它是一个具有记忆功 能的二进制信息存贮器件，是构成各种时序电路的最基 本逻辑单元。1、昱本RS融发器图5-8-1为由两个与非门交叉耦合构成的基本RS 融发器，它是无时钟控制低电平直接融发的融发器。基 本RS触发彖具有置“0”、置“1”和“保持”三种功

2、 能。通常称为置“1”端，因为S =0 fR = 1)时触发 器彼置“1” ； R为置“0”端，因为R=0 (S = I)时触 发器彼置0”，S = R = 1时状态保持；S = R = 0时，触发彖状态不定，应避免此种情况发生，表5-8 - 1为基本RS触发彖的功能表。基本RS触发彖。也可以用两个“或非门”组成， 此时为寓削平融发有效。5 812、JK紐发彖亦输入信号为玖端的情况下，JK触发器是功能完 善、使用灵活和通用性较强的一种紐发彖。本卖验采用 74LS112玖JK触发器，是下阵边沿触发的边沿触发 器。引脚功能及逻辑符号如图5-8-2所示。JK融发器的状态方程为Qn+1 = jQn+

3、KQnJ和K是数据输入端，是融发彖状态更新的依推，若74LS112J、K有两个或两个以上输入端时，纽成“与”的关 糸。Q与Q为两个互补输出端。通帝把Q = 0. 0=1的 状态走为融发彖“0”状态；而把Q= 1, Q =0T”状态。图5-8-2 74LS112玖JK触发薜引脚排列及送辑 符号下阵沿触发JK触发彖的功能如表5-8-2输入输出SoRdCPJKQHlQ n+l01XXX1010XXX0100XXX11I00QnQn11101011010111I11QnQn11tXXQnQn注：X 一任意态J 一 需到低电平跳变 t 一 低到寓电平跳麦Qn 不定态JK触发器帝彼用作缓冲存储器，移住寄存

4、器和计数器O3、D融发器往输入信号为单端的情况下，D融发器用起.来最为方便，其状态方程为Qn+I = Dn,其输出状态的更新发生往CP脉冲的上升 沿，玫又称为上升沿融发的边沿触发器，触发器的状态 只取决于时钟到来前D端的状态，D融发器的应用很 广，可用作数字信号的寄存，移住寄存，分频和波形发 生等。有很多种型号可供各种用變的需要而选用。如玖 D74LS74.叨 D74LS175、六 D74LS174 等。图5-8-3为玖 D 74LS74的引脚排列及逻辑符 号。功能如表5 8 3。图5-8-3 74LS7 4引脚排刊及逻辑符号表584输入输出Sd输入输出SdRdCPDQnUQn+l01XX10

5、10XX0100XX器的J、k两端连柱一起.，并认它为T d吐就棊E晞需 的T触发器。如图5 - 8 - 4(a)所示，與状态方程为：Qn+1 =Tqd + 亍 Qn(a)T触发器(b) T触发器图5-8-4 JK发彖转换为T、T触发器T触发器的功能如表5 8 4由功能表可见，多T = 0时，时钟脉冲作用后，其状 态保持不麦；当T= 1时，时钟脉冲作用后，触发彖状 态翻转。所以，若将 T触发器的T端置“1”，如图5 -8 -4(b)所示，即得T紐发彖。在T触发器的CP端毎 来一个CP脉冲信号，触发器的状态就翻转一次，畋称 之为反转融发器，/泛用于计数电路中。同样，若将D触发器 Q端与D端柏连，

6、便转换成F 触发器。如图5-8-5所示。JK融发器也可转换为D触发彖，如图5-8-6o图 5-8-5 D 转成 T图 5-8-6 JK 41成D5、CMOS紐发器(I) CMOS边沿型D触发器CC4013是由CMOS传输门构成的边沿型D触发 器。它是上升沿触发的玖D触发器，表5 8 5为其功能表，图5 8 7为弓|脚排 列。表 5 8 5输入输岀SRCPI)QnU10XSRCPI)QnU10XX101XX011XX00t1100t0000IXQn触发器（2） CMOS It沿型JK触发彖CC4027是由CMOS传输门构 成 的边沿型JK触发彖，它是上升触发器，表5 8 6为其功能表，图触发器，

7、表5 8 6为其功能表，图5 8 8为引脚排列。5-8-6输入输岀SdRdCPJKQn + l10输入输岀SdRdCPJKQn + l10XXX101XXX011XXX00t00Qn00t10100t01000t11Qn00IXXQn受其它输入端所处状态的影响,图5-8-8玖上升沿J-K触发器CMOS触发器的直接置住、复住输入端S和R是嵩削平有效，当S= 1 （或R =1 ）时，触发器琦不使触发器直接接置1（或置0丿。但直接置住、复住输入端S和R必须連守RS = 0的约束条件。CMOS触发器在按逻辑功能工作时，S和R处须均置0o 三、实验设备与器件1、1、+ 5V直流色源3、连续脉冲源5、逻辑

8、色平开关2、玖踪示波器4、单次脉冲源6、逻辑电平显示器7、CC4027 CC4011 74LS74四、卖殓内彖1、测试基本RS触发器的逻辑功能按图5-8-1,用两个与非门组成基本RS触发器， 输入端R、接送辑开关的输出插口，输出端Q、Q接送 辑电平显示输入插口，按5-8-7要求测试，记录 之。RSQQ11-010()-1101-01010-101()011由卖验内彖做卖验得:按图5-8-1,用两个与非门组成基本RS触发器输入 端，按表587测试，结果能够正确反映表581,为电 平触发。2、测试玖JK触发彖CC4027送辑功能测试Rd、Sd的复住、置住功能任取一只JK触发器，Rd、Sd、J、K端

9、接逻辑开关 输出插口，CP端接单次脉冲源，Q、Q端接至逻辑电平 显示输入插口。要求改变Rd, Sd仃、K、CP处.于任憲 状态丿，并往Rd = 1 CSd = 0J或Sd = 1 CRd = 0)作用 期间任意改麦J、K及CP的状态，观察Q、Q状态。t 拟表格并记录之。测试JK融发器的逻辑功能按表5-8-8的要求改炙J、K、CP端状态，观疼 Q、Q状态变化，观察触发器状态更新是否发生往CP脉 冲的下啥沿(即CP由1-0丿,记录之。琦JK触发器的J、K端连往一起.，构成T触发 器O柱CP端输入1HZ连续脉冲，观疼Q端的变化。表588JKCPQn 1Qn=0Qn=l000-1011-001010-

10、1001一001100-1111-001110-1101-001由卖验内彖做卖验得：(1丿测试jRdSd的复住、置住功能多Rd = O CSd = 1),任意改变J、K及CP状态，Q=0 0 = 1；当Sd = 0(Rd=1丿,任意改麦J、K及CP状态，Q=1 0=0；测试JK融发器逻辑功能按5-8-8要求测试并记录，触发器上升沿有效。连接JK触发器的J、K端构成T触发器，在CP端输入1HZ脉冲当T=l, Q端频率为输入信号的一半；T=0, Q端 保持原来状态。3、测试玖D紐发彖74LS74的逻辑功能测试、D的复住、置佞功能测忒方法同卖验内彖2、1),自拟表格记录。测试D触发彖的逻辑功能按5-

11、8-9要求进行测试，并观察触发器状态更新是否发生柱CP脉冲的上升沿(即由0-H丿，记录 之。DCPQnhQn=0Qn=l00-1001-0()110-1111-001(3) # D触发器的Q端与D端相连接，构成T触发 器。测试方比同卖验内彖2、3丿,记录之。4、玖柏时钟脉冲电路用JK触发器及与非门构成的玖相时钟脉冲色路如图 5-8-9所示，此电路是用来将时钟脉冲CP转换成两 相时钟脉冲CPa及CPb,其频率相同、柏住不同。分析色珞工作原理，并按图5-8-9接线，用玖踪示波器同时观疼CP. CPa; CP、CPb及CPa、CPb波形，并描绘之。图5-8-9双Jti时钟脉冲色路由卖唸内彖做卖验得：(1 J测试4RD SD的复佞、置住功能多Rd = 0 CSd = 1),任意改变D及CP状态，Q=0 0 = 1;当Sd = 0(Rd=1丿,任意改麦D及CP状态，Q= 10=0；测试D融发器的送辑功能按5-8-9要求测试并记录，融发方式为上升沿触 发。将D触发器的琦D触发器的端与D端招连 接，构成T触发器，在CP端输入1HZ连续脉冲，Q端 频率为输入信号的一半。