数字逻辑设计第八章(第2部分)课件

1、数字逻辑设计第八章(第2部分) 补充：序列信号发生器补充：序列信号发生器 （sequence generator)sequence generator)序列信号序列信号：在数字信号的传输和数字系统的测试中，有时需：在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，通常把这种串行数字信号要用到一组特定的串行数字信号，通常把这种串行数字信号叫做序列信号。叫做序列信号。能够循环地产生序列信号的电路称为能够循环地产生序列信号的电路称为序列信号发生器序列信号发生器。序列的长度序列的长度：序列信号有多少位，就称序列长度为多少。序列信号有多少位，就称序列长度为多少。例如：序列为例如：序

2、列为00011，则序列长度为，则序列长度为5。数字逻辑设计第八章(第2部分) 补充：序列信号发生器补充：序列信号发生器 （sequence generator)sequence generator)序列信号发生器的构成方法有多种：序列信号发生器的构成方法有多种： 1. 1. 使用环形计数器设计使用环形计数器设计“10000” 10000” 型序列信号发生器；型序列信号发生器； 2.2.使用扭环计数器设计使用扭环计数器设计“111000” 111000” （n n个个“1”1”，n n个个“0”0”）型型 序列信号发生器；序列信号发生器； 3. 任意类型的序列信号发生器任意类型的序列信号发生器

3、3-1.3-1.使用使用D触发器设计触发器设计 3-2.3-2.使用计数器和多路复用器设计序列信号发生器；使用计数器和多路复用器设计序列信号发生器； 3-3. 3-3. 用移位寄存器设计；用移位寄存器设计； 4.4.用线性反馈移位寄存器计数器设计最大长度的序列用线性反馈移位寄存器计数器设计最大长度的序列数字逻辑设计第八章(第2部分)1. 顺序脉冲发生器（顺序脉冲发生器（10000类序列）类序列）CLKQ0Q1Q2Q3有效状态有效状态1000000101000010数字逻辑设计第八章(第2部分)Q0Q1Q2Q3CLOCK 利用环形计数器器构成利用环形计数器器构成“1000”1000”序列发生器序

4、列发生器 注意自校正（环形计数器注意自校正（环形计数器 ）有效状态有效状态1000000101000010任何一位任何一位Q输出（如输出（如Q0）都可）都可以实现以实现“1000”序列。序列。数字逻辑设计第八章(第2部分)2. 用扭环计数器设计用扭环计数器设计“11110000” 序列发生器序列发生器CLKQ0Q1Q2Q3有效圈有效圈00000001001101111111111011001000数字逻辑设计第八章(第2部分) 利用扭环计数器构成利用扭环计数器构成“11110000”11110000”序列发生器序列发生器 注意自校正（注意自校正（JohnsonJohnson计数器计数器 ） C

5、LKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LQ0Q1Q2Q3任何一位任何一位Q输出（如输出（如Q0）都可以实现）都可以实现“11110000”序列。序列。数字逻辑设计第八章(第2部分) 例：设计一个例：设计一个 110100 序列信号发生器方法：序列信号发生器方法： 利用利用D触发器设计触发器设计 利用计数器和数据选择器设计利用计数器和数据选择器设计 利用移位寄存器设计利用移位寄存器设计3. 任意序列信号发生器任意序列信号发生器数字逻辑设计第八章(第2部分)3.1 3.1 利用利用D D触发器设计一个触发器设计一个1101001101

6、00序列信号发生器序列信号发生器1、画状态转换图、画状态转换图2、状态编码、状态编码000101 表示表示 S0 S5S0Y=1 S1Y=1 S2Y=0 S3Y=1 S4Y=0 S5Y=0 时序电路的不同状态表示输出序列中不同位。设输出信号为时序电路的不同状态表示输出序列中不同位。设输出信号为Y。数字逻辑设计第八章(第2部分)3、列状态转换输出表、列状态转换输出表0 0 00 0 10 1 00 1 11 0 01 0 10 0 10 1 00 1 11 0 01 0 10 0 0Q2Q1Q0Q2*Q1*Q0*Y1101003.1 3.1 利用利用D D触发器设计一个触发器设计一个110100

7、110100序列信号发生器序列信号发生器数字逻辑设计第八章(第2部分)4、得到激励方程和输出方程、得到激励方程和输出方程01Q1Q0Q2Q0* 00 01 11 10111ddD0=Q001Q1Q0Q2Q1* 00 01 11 1011ddD1=Q2Q1Q0+Q1Q03.1 3.1 利用利用D D触发器设计一个触发器设计一个110100110100序列信号发生器序列信号发生器数字逻辑设计第八章(第2部分)01Q1Q0Q2Q2* 00 01 11 1011ddD2=Q2Q0+Q1Q001Q1Q0Q2Y 00 01 11 10111ddY=Q2Q1+Q1Q03.1 3.1 利用利用D D触发器设计

8、一个触发器设计一个110100110100序列信号发生器序列信号发生器数字逻辑设计第八章(第2部分)5、检查电路的自启动能力、检查电路的自启动能力 000 001 010 011 100 101 110111电路是自启动的电路是自启动的.6、得到电路图、得到电路图(略略) 3.1 3.1 利用利用D D触发器设计一个触发器设计一个110100110100序列信号发生器序列信号发生器数字逻辑设计第八章(第2部分)3.2 用计数器和数据选择器构成用计数器和数据选择器构成序列信号发生器序列信号发生器方法：方法：1 1）如果序列长度为）如果序列长度为L L，则将计数器接成，则将计数器接成 L L进制的

9、计数进制的计数 器：器：“n1 n1+L”( n1 n1+L”( 置数法或清零法）置数法或清零法）2 2）将数据选择器的数据输入）将数据选择器的数据输入“D Dn1n1 D D n1+Ln1+L”接成要接成要 产生序列的信号。产生序列的信号。3 3）将计数器的输出端接到数据选择器的地址输入端。）将计数器的输出端接到数据选择器的地址输入端。数字逻辑设计第八章(第2部分)74x163 CLKCLRLDENPENTA QAB QBC QCD QD RCOENABCD0D1D2D3D4D5D6D7YY74x151例：产生一个例：产生一个6位的序列信号位的序列信号 110100+5V+5V序列序列信号信

10、号输出输出（置数法）（置数法）CLOCK0数据选择器数据选择器74x151的输入的输入D0-D5接成接成110100。计数器。计数器74x163 接成接成0-5计数，并连接到计数，并连接到74x151的选择输入端的选择输入端CBA，以选择，以选择74x151的的D0-D5作为输出，从而产生所需序列。作为输出，从而产生所需序列。数字逻辑设计第八章(第2部分)例：产生一个例：产生一个6位的序列信号位的序列信号 110100 （清零法）（清零法）74x163 CLKCLRLDENPENTA QAB QBC QCD QD RCOENABCD0D1D2D3D4D5D6D7YY74x151+5V+5V序列

11、序列信号信号输出输出CLOCK0数据选择器数据选择器74x151的输入的输入D0-D5接成接成110100。计数器。计数器74x163 接成接成0-5计数，并连接到计数，并连接到74x151的选择输入端的选择输入端CBA，以选择，以选择74x151的的D0-D5作为输出，从而产生所需序列。作为输出，从而产生所需序列。数字逻辑设计第八章(第2部分)3.2 用计数器和数据选择器构成用计数器和数据选择器构成序列信号发生器序列信号发生器74x163 CLKCLRLDENPENTA QAB QBC QCD QD RCOENABCD0D1D2D3D4D5D6D7YY74x151例：产生一个例：产生一个8位

12、的序列信号位的序列信号 00010111+5V+5V序列序列信号信号输出输出CLOCK0数据选择器数据选择器74x151的输入的输入D0-D7接成接成00010111。计数器。计数器74x163 接成接成0-7计数，并连接到计数，并连接到74x151的选择输入端的选择输入端CBA，以选择，以选择74x151的的D0-D7作为输出，从而产生所需序列。作为输出，从而产生所需序列。数字逻辑设计第八章(第2部分)类似，可以类似，可以用计数器和数据选择器产生用计数器和数据选择器产生“1000”、“111000”等序列信号等序列信号数字逻辑设计第八章(第2部分)3.3 用移位寄存器实现序列发生器用移位寄存

13、器实现序列发生器用分立的用分立的D触发器构成移位寄存器实现序列发生器触发器构成移位寄存器实现序列发生器 用用MSI移位寄存器（移位寄存器（74X194）实现序列发生器）实现序列发生器步骤：步骤：1）设序列信号的长度为）设序列信号的长度为L，则要求移位寄存器的位数，则要求移位寄存器的位数n 满足条件：满足条件： 2 nL2）首先选择满足此条件的最小值）首先选择满足此条件的最小值 N1，根据数据左移，画出状态图，根据数据左移，画出状态图（序列信号的长度为（序列信号的长度为L，则画出的状态图中一定有，则画出的状态图中一定有L个状态），个状态），检查检查状态图中的状态图中的L 个状态是否两两不同，如果

14、是，则个状态是否两两不同，如果是，则N1可用，进入步骤可用，进入步骤4）；否则进行步骤）；否则进行步骤3）。）。数字逻辑设计第八章(第2部分)3.3 用移位寄存器实现序列发生器用移位寄存器实现序列发生器用分立的用分立的D触发器构成移位寄存器实现序列发生器触发器构成移位寄存器实现序列发生器 用用MSI移位寄存器（移位寄存器（74X194）实现序列发生器）实现序列发生器步骤（续）：步骤（续）：3）将移位寄存器的位数增加）将移位寄存器的位数增加1，即变为，即变为(N1+1) ,重新画出状态图，重新画出状态图，再检查状态图中的再检查状态图中的L 状态是否两两不同，如果是，则（状态是否两两不同，如果是，

15、则（N1+1）可）可用；否则将移位寄存器的位数增加用；否则将移位寄存器的位数增加1，即变为，即变为(N1+ 2) ,重复上面过程，重复上面过程，直到状态图中的直到状态图中的L 状态两两不同为止。这时的移位寄存器的位数状态两两不同为止。这时的移位寄存器的位数才是最后的值。才是最后的值。4）再根据状态图画出左移时最低位输入的卡诺图，求出其表达式。）再根据状态图画出左移时最低位输入的卡诺图，求出其表达式。如果有无关项，还要求检察电路的自启动能力。如果有无关项，还要求检察电路的自启动能力。 移位寄存器的某位输出即为所要求的序列信号。移位寄存器的某位输出即为所要求的序列信号。数字逻辑设计第八章(第2部分

16、)3.3.1用用D触发器构成的移位寄存器实现触发器构成的移位寄存器实现序列信号发生器序列信号发生器例：产生一个例：产生一个8位的序列信号位的序列信号 00010111解：因为序列长度为解：因为序列长度为8，所以至少需要，所以至少需要3个个D触发器构成左移的移位触发器构成左移的移位寄存器。寄存器。000001010101011111110100状态图：状态图：Q2Q1Q0状态图中的状态图中的8个状态两两互不相等。个状态两两互不相等。数字逻辑设计第八章(第2部分)10111000Q2*Q1*Q0*0 0 00 0 10 1 01 0 10 1 11 1 11 1 01 0 0D0=Q0*Q2Q1Q

17、0010001 11 10D001101001D0 = Q2Q1Q0 + Q2Q1 + Q2Q0电路的状态转换表：电路的状态转换表：0 0 10 1 01 0 10 1 11 1 11 1 00 010 0 0Q2Q1Q0所以，所以，Q2输出的序列即为输出的序列即为00010111。原状态原状态新状态新状态例：产生一个例：产生一个8位的序列信号位的序列信号 00010111数字逻辑设计第八章(第2部分)D Q CK QD Q CK QD Q CK QCLOCKD0Q1Q2Q0例：产生一个例：产生一个8位的序列信号位的序列信号 00010111D0 = Q2Q1Q0 + Q2Q1 + Q2Q0数

18、字逻辑设计第八章(第2部分)3.3.2 用移位寄存器用移位寄存器74X194构成构成序列信号发生器序列信号发生器例：产生一个例：产生一个8位的序列信号位的序列信号 00010111000001010101011111110100状态图：用状态图：用74x194的低的低3位输出位输出QBQCQD10111000QBQCQD0 0 00 0 10 1 01 0 10 1 11 1 11 1 01 0 0LIN所以，所以，QB输出的序列即为输出的序列即为00010111。数字逻辑设计第八章(第2部分)例：产生一个例：产生一个8位的序列信号位的序列信号 00010111QBQCQD010001 11

19、10LIN01101001LIN = QBQCQD + QBQC + QBQD3.3.2 用移位寄存器用移位寄存器74X194构成构成序列信号发生器序列信号发生器数字逻辑设计第八章(第2部分)例：产生一个例：产生一个8位的序列信号位的序列信号 00010111LIN= Q2Q1Q0 +Q2Q1 + Q2Q03.3.2 用移位寄存器用移位寄存器74X194构成构成序列信号发生器序列信号发生器 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LQ0Q1Q2数字逻辑设计第八章(第2部分)例：产生一个例：产生一个4位的序列信号位的序列信号 110

20、1解：解：1）因为序列长度为）因为序列长度为4，所以先选择，所以先选择2位的左移移位寄存器位的左移移位寄存器（即，（即，2个个D触发器）。触发器）。11100111状态图：状态图：Q1Q0可见，这四个状态中有两个状态相同，所以可见，这四个状态中有两个状态相同，所以2位的移位寄存器位的移位寄存器不合适。下面选择不合适。下面选择3位的移位寄存器，重新画出状态图为：位的移位寄存器，重新画出状态图为：110101011111状态图：状态图：Q2Q1Q0可见，这四个状态各不相同，所以可见，这四个状态各不相同，所以3位的移位寄存器合适。位的移位寄存器合适。数字逻辑设计第八章(第2部分)1110Q2*Q1*

21、Q0*1 1 01 0 10 1 11 1 1D0=Q0*Q2Q1Q0010001 11 10D0d1dd100dD0 = Q2+ Q12）电路的状态转换表：）电路的状态转换表：1 0 10 1 11 1 11 1 0Q2Q1Q0所以，所以，Q2输出的序列即为输出的序列即为1101。状态图：状态图：Q2Q1Q0110101011111原状态原状态新状态新状态例：产生一个例：产生一个4位的序列信号位的序列信号 1101数字逻辑设计第八章(第2部分)状态图：状态图：Q2Q1Q01101010111113）检察自启动，无用状态的转换见上面状态图中的红色区）检察自启动，无用状态的转换见上面状态图中的红

22、色区域，可见它们是有效循环圈的分支，因此电路是自启动的。域，可见它们是有效循环圈的分支，因此电路是自启动的。001000100010Q2Q1Q0010001 11 10D0d1dd100dD0 = Q2+ Q1例：产生一个例：产生一个4位的序列信号位的序列信号 1101数字逻辑设计第八章(第2部分)D Q CK QD Q CK QD Q CK QCLOCKD0Q1Q2Q0D0 = Q2+ Q1= (Q2 Q1)例：产生一个例：产生一个4位的序列信号位的序列信号 11014）电路图）电路图数字逻辑设计第八章(第2部分)补充：序列检测器补充：序列检测器1. 用触发器（用触发器（D、JK）设计序列检

23、测器（见第）设计序列检测器（见第7章的例题）章的例题）2. 用移位寄存器和逻辑门电路设计序列检测器用移位寄存器和逻辑门电路设计序列检测器3. 用移位寄存器和译码器设计序列检测器用移位寄存器和译码器设计序列检测器数字逻辑设计第八章(第2部分)1. 移位寄存器和逻辑门实现序列检测功能移位寄存器和逻辑门实现序列检测功能例题：设计一个例题：设计一个110串行序列检测电路，串行序列检测电路，利用移位寄存器实现利用移位寄存器实现 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LAZ当电路检测到当电路检测到输入输入A 连续出现连续出现110 时，时，

24、输出输出Z为为1数字逻辑设计第八章(第2部分)1. 移位寄存器和逻辑门实现序列检测功能移位寄存器和逻辑门实现序列检测功能例题：设计一个例题：设计一个110串行序列检测电路，串行序列检测电路，利用移位寄存器实现利用移位寄存器实现 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LAZBZ当电路检测到当电路检测到输入输入A 连续出现连续出现110， 且输入且输入B为为1 时，时，输出输出Z为为1。数字逻辑设计第八章(第2部分)1. 移位寄存器和逻辑门实现序列检测功能移位寄存器和逻辑门实现序列检测功能设计一个设计一个1011串行序列检测电路，串

25、行序列检测电路，利用移位寄存器实现利用移位寄存器实现当电路检测到当电路检测到输入输入A 连续出现连续出现1011，输出输出Z为为1。类似，可以设计类似，可以设计“100”、“111”、“1110”等序列监测器。等序列监测器。 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LAZZ数字逻辑设计第八章(第2部分)2. 移位寄存器和译码器实现序列检测功能移位寄存器和译码器实现序列检测功能设计一个设计一个110串行序列检测电路，串行序列检测电路， CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRES

26、ET_LA74x138ABCY0Y1Y2Y3Y4Y5Y6Y7Y类似，可以设计类似，可以设计101，111，010等序列检测器。等序列检测器。+5VG1G2AG2B数字逻辑设计第八章(第2部分)2.移位寄存器和译码器实现序列检测功能移位寄存器和译码器实现序列检测功能设计一个设计一个1101串行序列检测电路，串行序列检测电路，类似，可以设计长度为类似，可以设计长度为4 的其它序列的检测器。的其它序列的检测器。 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LA74x154ABCDY0Y1Y2Y3Y13Y14Y15YG1G2数字逻辑设计第八章

27、(第2部分)时序逻辑部分小结时序逻辑部分小结第第7 7章章 时序逻辑设计原理时序逻辑设计原理第第8 8章章 时序逻辑设计实践时序逻辑设计实践数字逻辑设计第八章(第2部分) 基本时序元件基本时序元件 锁存器锁存器 和和 触发器触发器 时钟同步状态机时钟同步状态机 结构、类型结构、类型 时钟同步状态机的分析（方法、步骤）时钟同步状态机的分析（方法、步骤） 时钟同步状态机的设计（方法、步骤）时钟同步状态机的设计（方法、步骤）S-R型、型、D型、型、J-K型、型、 T型型逻辑符号、功能表、特征方程、时序特性逻辑符号、功能表、特征方程、时序特性不同触发器之间的相互转换不同触发器之间的相互转换第第7章章 时序逻辑设计原理时序逻辑设计原理数字逻辑设计第八章(第2部分)第第8章章 时序逻辑设计实践时序逻辑设计实践 小规模集成（小规模集成（SSI）芯片）芯片 锁存器和触发器锁存器和触发器 中规模集成（中规模集成（MSI）芯片）芯片 多位锁存器和寄存器多位锁存器和寄存器 计数器计数器 移位寄存器移位寄存器 序列发生器序列发生器 序列检测器序列检测器数字逻辑设计第八章(第2部分)计数器计数器 行波计数器、同步二进制加法计数器的结构行波计数器、同步二进制加法计数器的结构 计数器的应用计数器的应用 实现任意模实现任意模m计数器（分频器）计数器（分频器） 用作序列信号发生器用作序列信号发生