计算机组成原理唐朔飞第二版ppt课件

1、chapter1 1. 什么是计算机系统、计算机硬件和什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？计算机软件？硬件和软件哪个更重要？ 解：解：P3 计算机系统计算机系统计算机硬件、软件和计算机硬件、软件和数据通讯设备的物理或逻辑的综合体。数据通讯设备的物理或逻辑的综合体。 计算机硬件计算机硬件计算机的物理实体。计算机的物理实体。 计算机软件计算机软件计算机运转所需的程计算机运转所需的程序及相关资料。序及相关资料。 硬件和软件在计算机系统中相互依存，硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。缺一不可，因此同样重要。 5. 冯冯诺依曼计算机的特点是什么？诺依曼计

2、算机的特点是什么？ 解：冯氏计算机的特点是：解：冯氏计算机的特点是：P8 由运算器、控制器、存储器、输由运算器、控制器、存储器、输入设备、输出设备五大部件组成；入设备、输出设备五大部件组成； 指令和数据以同一方式二进制指令和数据以同一方式二进制方式存于存储器中；方式存于存储器中； 指令由操作码、地址码两大部分指令由操作码、地址码两大部分组成；组成； 指令在存储器中顺序存放，通常指令在存储器中顺序存放，通常自动顺序取出执行；自动顺序取出执行； 以运算器为中心原始冯氏机。以运算器为中心原始冯氏机。 7. 解释概念：解释概念：主机、主机、CPU、主存、存储单元、存储元件、存、主存、存储单元、存储元件

3、、存储基元、存储元、存储字、存储字长、存储容储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。量、机器字长、指令字长。 解：解： 主机主机是计算机硬件的主体部分，由是计算机硬件的主体部分，由CPU+MM主存或内存组成；主存或内存组成； CPU中央处置器机，是计算机硬中央处置器机，是计算机硬件的中心部件，由运算器件的中心部件，由运算器+控制器组成；早控制器组成；早期的运、控不在同一芯片上期的运、控不在同一芯片上 讲评：一种不确切的答法：讲评：一种不确切的答法： CPU与与MM合称主机；合称主机； 运算器与控制器合称运算器与控制器合称CPU。 这类概念应从性质和构造两个角度共同解这类

4、概念应从性质和构造两个角度共同解释较确切。释较确切。 主存主存计算机中存放正在运转的程序和计算机中存放正在运转的程序和数据的存储器，为计算机的主要任务存储器，数据的存储器，为计算机的主要任务存储器，可随机存取；可随机存取；(由存储体、各种逻辑部件及控制由存储体、各种逻辑部件及控制电路组成电路组成 存储单元存储单元可存放一个机器字并具有特可存放一个机器字并具有特定存储地址的存储单位；定存储地址的存储单位； 存储元件存储元件存储一位二进制信息的物理存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取；基元或存储元，不能单

5、独存取； 存储字存储字一个存储单元所存二进制代码一个存储单元所存二进制代码的逻辑单位；的逻辑单位； 存储字长存储字长一个存储单元所存二一个存储单元所存二进制代码的位数；进制代码的位数； 存储容量存储容量存储器中可存二进制存储器中可存二进制代码的总量；通常主、辅存容量分开代码的总量；通常主、辅存容量分开描画描画 机器字长机器字长CPU能同时处置的数据能同时处置的数据位数；位数； 指令字长指令字长一条指令的二进制代一条指令的二进制代码位数；码位数； 8. 解释以下英文缩写的中文含解释以下英文缩写的中文含义：义：CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、C

6、PI、FLOPS 解：全面的回答应分英文全称、解：全面的回答应分英文全称、中文名、中文解释三部分。中文名、中文解释三部分。 CPUCentral Processing Unit，中央处置机器，中文解释见中央处置机器，中文解释见7题，题，略；略； PCProgram Counter，程序，程序计数器，存放当前欲执行指令的地计数器，存放当前欲执行指令的地址，并可自动计数构成下一条指令址，并可自动计数构成下一条指令地址的计数器；地址的计数器； IRInstruction Register，指令存放器，存放当前正在执行的指令的指令存放器，存放当前正在执行的指令的存放器；存放器； CUControl U

7、nit，控制单元部，控制单元部件，控制器中产生微操作命令序列的部件，控制器中产生微操作命令序列的部件，为控制器的中心部件；件，为控制器的中心部件； ALUArithmetic Logic Unit，算术逻，算术逻辑运算单元，运算器中完成算术逻辑运算辑运算单元，运算器中完成算术逻辑运算的逻辑部件；的逻辑部件； ACCAccumulator，累加器，运算器，累加器，运算器中运算前存放操作数、运算后存放运算结中运算前存放操作数、运算后存放运算结果的存放器；果的存放器； MQMultiplier-Quotient Register，乘商存放器，乘法运算时存放乘数、除乘商存放器，乘法运算时存放乘数、除法

8、时存放商的存放器。法时存放商的存放器。 X此字母没有专指的缩写含义，此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数可以用作任一部件名，在此表示操作数存放器，即运算器中任务存放器之一，存放器，即运算器中任务存放器之一，用来存放操作数；用来存放操作数； MARMemory Address Register，存储器地址存放器，内存中用来存放欲存储器地址存放器，内存中用来存放欲访问存储单元地址的存放器；访问存储单元地址的存放器； MDRMemory Data Register，存，存储器数据缓冲存放器，主存中用来存放从储器数据缓冲存放器，主存中用来存放从某单元读出、或写入某存储单元数据的

9、存某单元读出、或写入某存储单元数据的存放器；放器； I/OInput/Output equipment，输，输入入/输出设备，为输入设备和输出设备的输出设备，为输入设备和输出设备的总称，用于计算机内部和外界信息的转换总称，用于计算机内部和外界信息的转换与传送；与传送； MIPSMillion Instruction Per Second，每秒执行百万条指令数，为计算，每秒执行百万条指令数，为计算机运算速度目的的一种计量单位；机运算速度目的的一种计量单位； CPICycle Per Instruction，执，执行一条指令所需时钟周期数，计算机运算行一条指令所需时钟周期数，计算机运算速度目的计量

10、单位之一；速度目的计量单位之一； FLOPSFloating Point Operation Per Second，每秒浮点运算次，每秒浮点运算次数，计算机运算速度计量单位之一。数，计算机运算速度计量单位之一。 11. 指令和数据都存于存储器中指令和数据都存于存储器中,计算计算机如何区分它们？机如何区分它们？ 解：计算机硬件主要经过不同的时间解：计算机硬件主要经过不同的时间段来区分指令和数据，即：取指周期或段来区分指令和数据，即：取指周期或取指微程序取出的既为指令，执行周期取指微程序取出的既为指令，执行周期或相应微程序取出的既为数据。或相应微程序取出的既为数据。 另外也可经过地址来源区分，从另

11、外也可经过地址来源区分，从PC指指出的存储单元取出的是指令，由指令地址出的存储单元取出的是指令，由指令地址码部分提供操作数地址。码部分提供操作数地址。chapter3 1. 什么是总线？总线传输有何特什么是总线？总线传输有何特点？为了减轻总线的负载，总线上的点？为了减轻总线的负载，总线上的部件都应具备什么特点？部件都应具备什么特点？ 解：总线是多个部件共享的传输解：总线是多个部件共享的传输部件；部件； 总线传输的特点是：某一时辰只总线传输的特点是：某一时辰只能有一路信息在总线上传输，即分时能有一路信息在总线上传输，即分时运用；运用； 为了减轻总线负载，总线上的部为了减轻总线负载，总线上的部件应

12、经过三态驱动缓冲电路与总线连件应经过三态驱动缓冲电路与总线连通。通。 4. 为什么要设置总线判优控制？常见的集为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种方式中式总线控制有几种？各有何特点？哪种方式呼应时间最快？哪种方式对电路缺点最敏感？呼应时间最快？哪种方式对电路缺点最敏感？ 解：总线判优控制处理多个部件同时恳求解：总线判优控制处理多个部件同时恳求总线时的运用权分配问题；总线时的运用权分配问题； 常见的集中式总线控制有三种：常见的集中式总线控制有三种：链式查询、计数器查询、独立恳求；链式查询、计数器查询、独立恳求； 特点：链式查询方式连线简单，易于扩展，特点：链式查

13、询方式连线简单，易于扩展，对电路缺点最敏感；计数器查询方式优先级设对电路缺点最敏感；计数器查询方式优先级设置较灵敏，对缺点不敏感，连线及控制过程较置较灵敏，对缺点不敏感，连线及控制过程较复杂；独立恳求方式判优速度最快，但硬件器复杂；独立恳求方式判优速度最快，但硬件器件用量大，连线多，本钱较高。件用量大，连线多，本钱较高。 5. 解释概念：总线宽度、总线带宽、总线解释概念：总线宽度、总线带宽、总线复用、总线的主设备或主模块、总线的从复用、总线的主设备或主模块、总线的从设备或从模块、总线的传输周期、总线的设备或从模块、总线的传输周期、总线的通讯控制。通讯控制。 解：解： 总线宽度总线宽度指数据总线

14、的位根数，指数据总线的位根数，用用bit位作单位。位作单位。 总线带宽总线带宽指总线在单位时间内可以传指总线在单位时间内可以传输的数据总量，相当于总线的数据传输率，等输的数据总量，相当于总线的数据传输率，等于总线任务频率与总线宽度字节数的乘积。于总线任务频率与总线宽度字节数的乘积。 总线复用总线复用指两种不同性质且不同时出指两种不同性质且不同时出现的信号分时运用同一组总线，称为总线的现的信号分时运用同一组总线，称为总线的“多路分时复用。多路分时复用。 总线的主设备主模块总线的主设备主模块指一次总指一次总线传输期间，拥有总线控制权的设备模线传输期间，拥有总线控制权的设备模块；块； 总线的从设备从

15、模块总线的从设备从模块指一次总指一次总线传输期间，配合主设备完成传输的设备线传输期间，配合主设备完成传输的设备模块，它只能被动接受主设备发来的模块，它只能被动接受主设备发来的命令；命令； 总线的传输周期总线的传输周期总线完成一次完好总线完成一次完好而可靠的传输所需时间；而可靠的传输所需时间； 总线的通讯控制总线的通讯控制指总线传送过程中指总线传送过程中双方的时间配合方式。双方的时间配合方式。 6. 试比较同步通讯和异步通讯。试比较同步通讯和异步通讯。 解：解： 同步通讯同步通讯由一致时钟控制的通讯，控制由一致时钟控制的通讯，控制方式简单，灵敏性差，当系统中各部件任务速方式简单，灵敏性差，当系统

16、中各部件任务速度差别较大时，总线任务效率明显下降。适宜度差别较大时，总线任务效率明显下降。适宜于速度差别不大的场所；于速度差别不大的场所； 异步通讯异步通讯不由一致时钟控制的通讯，部不由一致时钟控制的通讯，部件间采用应对方式进展联络，控制方式较同步件间采用应对方式进展联络，控制方式较同步复杂，灵敏性高，当系统中各部件任务速度差复杂，灵敏性高，当系统中各部件任务速度差别较大时，有利于提高总线任务效率。别较大时，有利于提高总线任务效率。 8. 为什么说半同步通讯为什么说半同步通讯同时保管了同步通讯和异步同时保管了同步通讯和异步通讯的特点？通讯的特点？ 解：解： 半同步通讯既能像同步半同步通讯既能像

17、同步通讯那样由一致时钟控制，通讯那样由一致时钟控制，又能像异步通讯那样允许传又能像异步通讯那样允许传输时间不一致，因此任务效输时间不一致，因此任务效率介于两者之间。率介于两者之间。 10. 什么是总线规范？为什么要设置总线规范？什么是总线规范？为什么要设置总线规范？目前流行的总线规范有哪些？什么是即插即用？目前流行的总线规范有哪些？什么是即插即用？哪些总线有这一特点？哪些总线有这一特点？ 解：解： 总线规范总线规范可了解为系统与模块、模块与可了解为系统与模块、模块与模块之间的互连的规范界面。模块之间的互连的规范界面。 总线规范的设置主要处理不同厂家各类模块总线规范的设置主要处理不同厂家各类模块

18、化产品的兼容问题；化产品的兼容问题； 目前流行的总线规范有：目前流行的总线规范有：ISA、EISA、PCI等；等； 即插即用即插即用指任何扩展卡插入系统便可任指任何扩展卡插入系统便可任务。务。EISA、PCI等具有此功能。等具有此功能。 11. 画一个具有双向传输功能的总线逻画一个具有双向传输功能的总线逻辑图。辑图。 解：此题实践上是要求设计一个双向总解：此题实践上是要求设计一个双向总线收发器，设计要素为三态、方向、使能等线收发器，设计要素为三态、方向、使能等控制功能的实现，可参考控制功能的实现，可参考74LS245等总线缓等总线缓冲器芯片内部电路。冲器芯片内部电路。 逻辑图如下：逻辑图如下：

19、n位位GDIRA1B1AnBn 使能使能控制控制方向方向控制控制错误的设计：错误的设计：CPUMMI/O1I/O2I/On这个方案的错误是：这个方案的错误是： 不合题意。按题意要求应画出逻辑线路图而不合题意。按题意要求应画出逻辑线路图而不是逻辑框图。不是逻辑框图。 12. 设数据总线上接有设数据总线上接有A、B、C、D四个四个存放器，要求选用适宜的存放器，要求选用适宜的74系列芯片，完系列芯片，完成以下逻辑设计：成以下逻辑设计： 1 设计一个电路，在同一时间实现设计一个电路，在同一时间实现DA、DB和和DC存放器间的传送；存放器间的传送； 2 设计一个电路，实现以下操作：设计一个电路，实现以下

20、操作： T0时辰完成时辰完成D总线；总线； T1时辰完成总线时辰完成总线A； T2时辰完成时辰完成A总线；总线； T3时辰完成总线时辰完成总线B。解：解： 1采用三态输出的采用三态输出的D型存放器型存放器74LS374做做A、B、C、D四个存放器，四个存放器，其输出可直接挂总线。其输出可直接挂总线。A、B、C三三个存放器的输入采用同一脉冲打入。个存放器的输入采用同一脉冲打入。留意留意-OE为电平控制，与打入脉冲为电平控制，与打入脉冲间的时间配合关系为：间的时间配合关系为： 现以现以8位总线为例，设计此电路，如以下位总线为例，设计此电路，如以下图示：图示： 2存放器设置同存放器设置同1，由，由于

21、此题中发送、接纳不在同一节拍，于此题中发送、接纳不在同一节拍，因此总线需设锁存器缓冲，锁存器因此总线需设锁存器缓冲，锁存器采用采用74LS373电平使能输入。节电平使能输入。节拍、脉冲配合关系如下：拍、脉冲配合关系如下： 节拍、脉冲分配逻辑如下：节拍、脉冲分配逻辑如下：节拍、脉冲时序图如下：节拍、脉冲时序图如下： 以以8位总线为例，电路设计如下：位总线为例，电路设计如下：图中，图中，A、B、C、D四个存放器与数据总线的四个存放器与数据总线的衔接方法同上。衔接方法同上。 14. 设总线的时钟频率为设总线的时钟频率为8MHz，一个总线周期等于一个时钟周期。假一个总线周期等于一个时钟周期。假设一个总

22、线周期中并行传送设一个总线周期中并行传送16位数据，位数据，试问总线的带宽是多少？试问总线的带宽是多少？ 解：解： 总线宽度总线宽度 = 16位位/8 =2B 总线带宽总线带宽 = 8MHz2B =16MB/s 15. 在一个在一个32位的总线系统中，总线的时钟位的总线系统中，总线的时钟频率为频率为66MHz，假设总线最短传输周期为，假设总线最短传输周期为4个时个时钟周期，试计算总线的最大数据传输率。假想象钟周期，试计算总线的最大数据传输率。假想象提高数据传输率，可采取什么措施？提高数据传输率，可采取什么措施？ 解法解法1： 总线宽度总线宽度 =32位位/8 =4B 时钟周期时钟周期 =1/

23、66MHz =0.015s 总线最短传输周期总线最短传输周期 =0.015s4 =0.06s 总线最大数据传输率总线最大数据传输率 = 4B/0.06s =66.67MB/s解法解法2： 总线任务频率总线任务频率 = 66MHz/4 =16.5MHz 总线最大数据传输率总线最大数据传输率 =16.5MHz4B =66MB/s 假想象提高总线的数据传输率，假想象提高总线的数据传输率，可提高总线的时钟频率，或减少总线可提高总线的时钟频率，或减少总线周期中的时钟个数，或添加总线宽度。周期中的时钟个数，或添加总线宽度。 16. 在异步串行传送系统中，字符格在异步串行传送系统中，字符格式为：式为：1个起

24、始位、个起始位、8个数据位、个数据位、1个校验个校验位、位、2个终止位。假设要求每秒传送个终止位。假设要求每秒传送120个个字符，试求传送的波特率和比特率。字符，试求传送的波特率和比特率。 解：解： 一帧一帧 =1+8+1+2 =12位位 波特率波特率 =120帧帧/秒秒12位位 =1440波特波特 比特率比特率 = 1440波特波特8/12 =960bps或：比特率或：比特率 = 120帧帧/秒秒8 =960bpschapter4 3. 存储器的层次构造主要表达在什么地方？存储器的层次构造主要表达在什么地方？为什么要分这些层次？计算机如何管理这些层为什么要分这些层次？计算机如何管理这些层次？

25、次？ 答：存储器的层次构造主要表达在答：存储器的层次构造主要表达在Cache主存和主存主存和主存辅存这两个存储层次上。辅存这两个存储层次上。 Cache主存层次在存储系统中主要对主存层次在存储系统中主要对CPU访访存起加速作用，即从整体运转的效果分析，存起加速作用，即从整体运转的效果分析，CPU访存速度加快，接近于访存速度加快，接近于Cache的速度，而寻址空的速度，而寻址空间和位价却接近于主存。间和位价却接近于主存。 主存主存辅存层次在存储系统中主要起扩容作辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所运用的存储器用，即从程序员的角度看，他所运用的存储器其容量和位价接近于辅存，

26、而速度接近于主存。其容量和位价接近于辅存，而速度接近于主存。 综合上述两个存储层次的作用，从整个综合上述两个存储层次的作用，从整个存储系统来看，就到达了速度快、容量大、存储系统来看，就到达了速度快、容量大、位价低的优化效果。位价低的优化效果。 主存与主存与CACHE之间的信息调度功能全部由之间的信息调度功能全部由硬件自动完成。而主存硬件自动完成。而主存辅存层次的调度目辅存层次的调度目前广泛采用虚拟存储技术实现，即将主存与前广泛采用虚拟存储技术实现，即将主存与辅存的一部份经过软硬结合的技术组成虚拟辅存的一部份经过软硬结合的技术组成虚拟存储器，程序员可运用这个比主存实践空间存储器，程序员可运用这个

27、比主存实践空间物理地址空间大得多的虚拟地址空间物理地址空间大得多的虚拟地址空间逻辑地址空间编程，当程序运转时，再逻辑地址空间编程，当程序运转时，再由软、硬件自动配合完成虚拟地址空间与主由软、硬件自动配合完成虚拟地址空间与主存实践物理空间的转换。因此，这两个层次存实践物理空间的转换。因此，这两个层次上的调度或转换操作对于程序员来说都是透上的调度或转换操作对于程序员来说都是透明的。明的。 4. 阐明存取周期和存取时间的区别。阐明存取周期和存取时间的区别。 解：存取周期和存取时间的主要区别是：存取时解：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操间仅为完成一次

28、操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即：作时间，还包含操作后线路的恢复时间。即： 存取周期存取周期 = 存取时间存取时间 + 恢复时间恢复时间 5. 什么是存储器的带宽？假设存储器的数据总线什么是存储器的带宽？假设存储器的数据总线宽度为宽度为32位，存取周期为位，存取周期为200ns，那么存储器的带宽是，那么存储器的带宽是多少？多少？ 解：存储器的带宽指单位时间内从存储器进出信解：存储器的带宽指单位时间内从存储器进出信息的最大数量。息的最大数量。 存储器带宽存储器带宽 = 1/200ns 32位位= 160M位位/秒秒 = 20MB/S = 5M字字/秒秒 留意

29、字长留意字长32位不是位不是16位。位。 注：此题的兆单位来自时间注：此题的兆单位来自时间=106 6. 某机字长为某机字长为32位，其存储容量是位，其存储容量是64KB，按字编址其寻址范围是多少？假设，按字编址其寻址范围是多少？假设主存以字节编址，试画出主存字地址和字主存以字节编址，试画出主存字地址和字节地址的分配情况。节地址的分配情况。 解：存储容量是解：存储容量是64KB时，按字节编址时，按字节编址的寻址范围就是的寻址范围就是64KB，那么：，那么： 按字寻址范围按字寻址范围 = 64K8 / 32=16K字字 按字节编址时的主存地址分配图如下：按字节编址时的主存地址分配图如下：3讨论：

30、讨论： 1、 在按字节编址的前提下，按字在按字节编址的前提下，按字寻址时，地址仍为寻址时，地址仍为16位，即地址编码范位，即地址编码范围仍为围仍为064K-1，但字空间为，但字空间为16K字，字字，字地址不延续。地址不延续。 2、 字寻址的单位为字，不是字寻址的单位为字，不是B字字节。节。 3、 画存储空间分配图时要画出上限。画存储空间分配图时要画出上限。 7. 一个容量为一个容量为16K32位的存储器，其地址线和数据线位的存储器，其地址线和数据线的总和是多少？中选用以下不同规格的存储芯片时，各需的总和是多少？中选用以下不同规格的存储芯片时，各需求多少片？求多少片？ 1K4位，位，2K8位，位

31、，4K4位，位，16K1位，位，4K8位，位，8K8位位 解：解：地址线和数据线的总和地址线和数据线的总和 = 14 + 32 = 46根；根； 各需求的片数为：各需求的片数为： 1K4：16K32 /1K4 = 168 = 128片片 2K8：16K32 /2K 8 = 8 4 = 32片片 4K4：16K32 /4K 4 = 4 8 = 32片片 16K1：16K 32 / 16K 1 = 32片片 4K8：16K32 /4K8 = 4 4 = 16片片 8K8：16K32 / 8K 8 = 2X4 = 8片片 讨论：讨论： 地址线根数与容量为地址线根数与容量为2的的幂的关系，在此为幂的关

32、系，在此为214，14根；根； 数据线根数与字长位数相数据线根数与字长位数相等，在此为等，在此为32根。注：不是根。注：不是2的幂的关系。的幂的关系。 ：32=25，5根根8. 试比较静态RAM和动态RAM。答：静态RAM和动态RAM的比较见下表： 9. 什么叫刷新？为什么要刷新？阐明什么叫刷新？为什么要刷新？阐明刷新有几种方法。刷新有几种方法。 解：刷新解：刷新对对DRAM定期进展的全定期进展的全部重写过程；部重写过程； 刷新缘由刷新缘由因电容走漏而引起的因电容走漏而引起的DRAM所存信息的衰减需求及时补充，因所存信息的衰减需求及时补充，因此安排了定期刷新操作；此安排了定期刷新操作； 常用的

33、刷新方法有三种常用的刷新方法有三种集中式、集中式、分散式、异步式。分散式、异步式。 集中式：在最大刷新间隔时间内，集集中式：在最大刷新间隔时间内，集中安排一段时间进展刷新；中安排一段时间进展刷新； 分散式：在每个读分散式：在每个读/写周期之后插入一写周期之后插入一个刷新周期，无个刷新周期，无CPU访存死时间；访存死时间； 异步式：是集中式和分散式的折衷。异步式：是集中式和分散式的折衷。讨论：讨论：1刷新与再生的比较：刷新与再生的比较： 共同点：共同点： 动作机制一样。都是利用动作机制一样。都是利用DRAM存储元破坏性读操作时的重存储元破坏性读操作时的重写过程实现；写过程实现； 操作性质一样。都

34、是属于重写操作性质一样。都是属于重写操作。操作。区别：区别： 处理的问题不一样。再生主要处理的问题不一样。再生主要处理处理DRAM存储元破坏性读出时的存储元破坏性读出时的信息重写问题；刷新主要处理长时信息重写问题；刷新主要处理长时间不访存时的信息衰减问题。间不访存时的信息衰减问题。 操作的时间不一样。再生紧跟操作的时间不一样。再生紧跟在读操作之后，时间上是随机进展在读操作之后，时间上是随机进展的；刷新以最大间隔时间为周期定的；刷新以最大间隔时间为周期定时反复进展。时反复进展。 动作单位不一样。再生以存储动作单位不一样。再生以存储单元为单位，每次仅重写刚被读出单元为单位，每次仅重写刚被读出的一个

35、字的一切位；刷新以行为单的一个字的一切位；刷新以行为单位，每次重写整个存储器一切芯片位，每次重写整个存储器一切芯片内部存储矩阵的同一行。内部存储矩阵的同一行。 芯片内部芯片内部I/O操作不一样。读出再生操作不一样。读出再生时芯片数据引脚上有读出数据输出；刷时芯片数据引脚上有读出数据输出；刷新时由于新时由于CAS信号无效，芯片数据引脚上信号无效，芯片数据引脚上无读出数据输出唯无读出数据输出唯RAS有效刷新，内部有效刷新，内部读。鉴于上述区别，为防止两种操作读。鉴于上述区别，为防止两种操作混淆，分别叫做再生和刷新。混淆，分别叫做再生和刷新。 2CPU访存周期与存取周期的区别：访存周期与存取周期的区

36、别： CPU访存周期是从访存周期是从CPU一边看到的存一边看到的存储器任务周期，他不一定是真正的存储储器任务周期，他不一定是真正的存储器任务周期；存取周期是存储器速度目器任务周期；存取周期是存储器速度目的之一，它反映了存储器真正的任务周的之一，它反映了存储器真正的任务周期时间。期时间。 3分散刷新是在读写周期之后插入分散刷新是在读写周期之后插入一个刷新周期，而不是在读写周期内插一个刷新周期，而不是在读写周期内插入一个刷新周期，但此时读写周期和刷入一个刷新周期，但此时读写周期和刷新周期合起来构成新周期合起来构成CPU访存周期。访存周期。 4刷新定时方式有刷新定时方式有3种而不是种而不是2种，种，

37、一定不要忘了最重要、性能最好的异步一定不要忘了最重要、性能最好的异步刷新方式。刷新方式。 10. 半导体存储器芯片的译码驱动半导体存储器芯片的译码驱动方式有几种？方式有几种？ 解：半导体存储器芯片的译码驱动解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。方式有两种：线选法和重合法。 线选法：地址译码信号只选中同一线选法：地址译码信号只选中同一个字的一切位，构造简单，费器材；个字的一切位，构造简单，费器材； 重合法：地址分行、列两部分译码，重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。行、列译码线的交叉点即为所选单元。这种方法经过行、列译码信号的重合来这种方法经过行

38、、列译码信号的重合来选址，也称矩阵译码。可大大节省器材选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。用量，是最常用的译码驱动方式。 11. 一个一个8K8位的动态位的动态RAM芯片，其内部构芯片，其内部构造陈列成造陈列成256256方式，存取周期为方式，存取周期为0.1s。试。试问采用集中刷新、分散刷新及异步刷新三种方问采用集中刷新、分散刷新及异步刷新三种方式的刷新间隔各为多少？式的刷新间隔各为多少？ 注：该题题意不太明确。实践上，只需异注：该题题意不太明确。实践上，只需异步刷新需求计算刷新间隔。步刷新需求计算刷新间隔。 解：设解：设DRAM的刷新最大间隔时间为的刷新最大间隔

39、时间为2ms，那，那么么 异步刷新的刷新间隔异步刷新的刷新间隔 =2ms/256行行 =0.0078125ms =7.8125s 即：每即：每7.8125s刷新一行。刷新一行。 集中刷新时，集中刷新时，刷新最晚启动时间刷新最晚启动时间=2ms-0.1s256行行 =2ms-25.6s=1974.4s 集中刷新启动后，集中刷新启动后， 刷新间隔刷新间隔 = 0.1s 即：每即：每0.1s刷新一行。刷新一行。 集中刷新的死时间集中刷新的死时间 =0.1s256行行 =25.6s 分散刷新的刷新间隔分散刷新的刷新间隔 =0.1s2 =0.2s 即：每即：每0.2s刷新一行。刷新一行。 分散刷新一遍的

40、时间分散刷新一遍的时间 =0.1s2256行行 =51.2s 那么那么 分散刷新时，分散刷新时， 2ms内可反复刷新遍数内可反复刷新遍数 =2ms/ 51.2s 39遍遍 12. 画出用画出用10244位的存储芯片组成一个容量为位的存储芯片组成一个容量为64K8位的存储器逻辑框图。要求将位的存储器逻辑框图。要求将64K分成分成4个页面，个页面，每个页面分每个页面分16组，指出共需多少片存储芯片？组，指出共需多少片存储芯片？注：将存储器分成假设干个容量相等的区域，每一注：将存储器分成假设干个容量相等的区域，每一个区域可看做一个页面。个区域可看做一个页面。 解：设采用解：设采用SRAM芯片，芯片，

41、 总片数总片数 = 64K 8位位 / 1024 4位位 = 64 2 = 128片片 题意分析：此题设计的存储器构造上分为总体、页题意分析：此题设计的存储器构造上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定面、组三级，因此画图时也应分三级画。首先应确定各级的容量：各级的容量： 页面容量页面容量 = 总容量总容量 / 页面数页面数 = 64K 8位位 / 4 = 16K 8位；位； 组容量组容量 = 页面容量页面容量 / 组数组数 = 16K 8位位 / 16 = 1K 8位；位； 组内片数组内片数 = 组容量组容量 / 片容量片容量 = 1K8位位 / 1K4位位 = 2片；片

42、；地址分配：地址分配：组逻辑图如下：位扩展组逻辑图如下：位扩展 页面逻辑框图：字扩展 存储器逻辑框图：字扩展 13. 设有一个设有一个64K8位的位的RAM芯片，试问该芯片芯片，试问该芯片共有多少个根本单元电路简称存储基元？欲设共有多少个根本单元电路简称存储基元？欲设计一种具有上述同样多存储基元的芯片，要求对芯计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并阐明有几种试确定这种芯片的地址线和数据线，并阐明有几种解答。解答。 解：解： 存储基元总数存储基元总数 = 64K 8

43、位位 = 512K位位 = 219位；位； 思绪：如要满足地址线和数据线总和最小，应思绪：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，由于地址位数和字数成尽量把存储元安排在字向，由于地址位数和字数成2的幂的关系，可较好地紧缩线数。的幂的关系，可较好地紧缩线数。 设地址线根数为设地址线根数为a，数据线根数为，数据线根数为b，那么片容量为：，那么片容量为：2a b = 219；b = 219-a；假设假设a = 19，b = 1，总和，总和 = 19+1 = 20； a = 18，b = 2，总和，总和 = 18+2 = 20； a = 17，b = 4，总和，总和 = 17+4 =

44、 21； a = 16，b = 8 总和总和 = 16+8 = 24； 由上可看出：片字数越少，片字长越长，引脚数越由上可看出：片字数越少，片字长越长，引脚数越多。片字数、片位数均按多。片字数、片位数均按2的幂变化。的幂变化。 结论：假设满足地址线和数据线的总和为最小，这结论：假设满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线种芯片的引脚分配方案有两种：地址线 = 19根，数据线根，数据线 = 1根；或地址线根；或地址线 = 18根，数据线根，数据线 = 2根。根。 14. 某某8位微型机地址码为位微型机地址码为18位，假设运用位，假设运用4K4位的位的RAM芯片组成模块

45、板构造的存储器，试问：芯片组成模块板构造的存储器，试问： 1该机所允许的最大主存空间是多少？该机所允许的最大主存空间是多少？ 2假设每个模块板为假设每个模块板为32K8位，共需几个模位，共需几个模块板？块板？ 3每个模块板内共有几片每个模块板内共有几片RAM芯片？芯片？ 4共有多少片共有多少片RAM？ 5CPU如何选择各模块板？如何选择各模块板？ 解：解： 1218 = 256K，那么该机所允许的最大主存，那么该机所允许的最大主存空间是空间是256K8位或位或256KB； 2模块板总数模块板总数 = 256K8 / 32K8 = 8块；块； 3板内片数板内片数 = 32K8位位 / 4K4位位

46、 = 8 2 = 16片；片； 4总片数总片数 = 16片片 8 = 128片；片； 5CPU经过最高经过最高3位地址译码选板，次高位地址译码选板，次高3位位地址译码选片。地址格式分配如下：地址译码选片。地址格式分配如下：17 15 14 12 11 15. 设设CPU共有共有16根地址线，根地址线，8根数据线，并用根数据线，并用-MREQ低电平有效作访存控制信号，低电平有效作访存控制信号，R/-W作读作读/写命令信写命令信号高电平为读，低电平为写。现有这些存储芯片：号高电平为读，低电平为写。现有这些存储芯片：ROM2K8位，位，4K4位，位，8K8位，位，RAM1K4位，位，2K8位，位，4

47、K8位，及位，及74译码器和其他门电路门电路译码器和其他门电路门电路自定。自定。 试从上述规格中选用适宜的芯片，画出试从上述规格中选用适宜的芯片，画出CPU和存储芯和存储芯片的衔接图。要求如下：片的衔接图。要求如下： 1最小最小4K地址为系统程序区，地址为系统程序区，409616383地址范围地址范围为用户程序区；为用户程序区； 2指出选用的存储芯片类型及数量；指出选用的存储芯片类型及数量； 3详细画出片选逻辑。详细画出片选逻辑。 解： 1地址空间分配图如下： 2选片：选片：ROM：4K 4位：位：2片；片； RAM：4K 8位：位：3片；片； 3CPU和存储器衔接逻辑图及片选逻辑：和存储器衔

48、接逻辑图及片选逻辑：CBA -Y0D74-Y1-Y2-Y3讨论：讨论： 1 1选片：当采用字扩展和位扩展所用芯片一选片：当采用字扩展和位扩展所用芯片一样多时，选位扩展。样多时，选位扩展。 理由：字扩展需设计片选译码，较费事，而理由：字扩展需设计片选译码，较费事，而位扩展只需将数据线按位引出即可。位扩展只需将数据线按位引出即可。 此题如选用此题如选用2K2K8 ROM8 ROM，那么，那么RAMRAM也应选也应选2K2K8 8的。否那么片选要采用二级译码，实现较费事。的。否那么片选要采用二级译码，实现较费事。 当需求当需求RAMRAM、ROMROM等多种芯片混用时，应尽量等多种芯片混用时，应尽量

49、选容量等外特性较为一致的芯片，以便于简化连选容量等外特性较为一致的芯片，以便于简化连线。线。 2 2应尽能够的防止运用二级译码，以使设计应尽能够的防止运用二级译码，以使设计简练。但要留意在需求二级译码时假设不运用，简练。但要留意在需求二级译码时假设不运用，会使选片产生二意性。会使选片产生二意性。 3 3片选译码器的各输出所选的存储区域是一样大片选译码器的各输出所选的存储区域是一样大的，因此所选芯片的字容量应一致，如不一致时就要思的，因此所选芯片的字容量应一致，如不一致时就要思索二级译码。索二级译码。 4 4其它常见错误：其它常见错误： EPROM EPROM的的PDPD端接地；端接地；PDPD

50、为功率下降控制端，当输入为高时，进入功率下降为功率下降控制端，当输入为高时，进入功率下降形状。因此形状。因此PDPD端的合理接法是与片选端端的合理接法是与片选端-CS-CS并联。并联。 ROM ROM连读连读/ /写控制线写控制线-WE-WE；ROMROM无读无读/ /写控制端写控制端 注：该题短少注：该题短少“系统程序任务区条件。系统程序任务区条件。 16. CPU假设同上题，现有假设同上题，现有8片片8K8位的位的RAM芯片与芯片与CPU相连。相连。 1用用74译码器画出译码器画出CPU与存储芯片的衔接图；与存储芯片的衔接图； 2写出每片写出每片RAM的地址范围；的地址范围； 3假设运转时

51、发现不论往哪片假设运转时发现不论往哪片RAM写入数据，写入数据，以以A000H为起始地址的存储芯片都有与其一样的数据，为起始地址的存储芯片都有与其一样的数据，分析缺点缘由。分析缺点缘由。 4根据根据1的衔接图，假设出现地址线的衔接图，假设出现地址线A13与与CPU断线，并搭接到高电平上，将出现什么后果？断线，并搭接到高电平上，将出现什么后果？ 解： 1CPU与存储器芯片衔接逻辑图：R/-WD70A120-MREQA13A14A15 2地址空间分配图： 3假设运转时发现不论往哪片假设运转时发现不论往哪片RAM写入数据后，写入数据后，以以A000H为起始地址的存储芯片都有与其一样的数据，为起始地址

52、的存储芯片都有与其一样的数据，那么根本的缺点缘由为：该存储芯片的片选输入端很能那么根本的缺点缘由为：该存储芯片的片选输入端很能够总是处于低电平。能够的情况有：够总是处于低电平。能够的情况有：1该片的该片的-CS端与端与-WE端错连或短路；端错连或短路；2该片的该片的-CS端与端与CPU的的-MREQ端错连或短路；端错连或短路；3该片的该片的-CS端与地线错连或短路；端与地线错连或短路； 在此，假设芯片与译码器本身都是好的。在此，假设芯片与译码器本身都是好的。 4假设地址线假设地址线A13与与CPU断线，断线，并搭接到高电平上，将会出现并搭接到高电平上，将会出现A13恒为恒为“1的情况。此时存储

53、器只能寻址的情况。此时存储器只能寻址A13=1的地址空间，的地址空间，A13=0的另一半地址的另一半地址空间将永远访问不到。假设对空间将永远访问不到。假设对A13=0的的地址空间进展访问，只能错误地访问到地址空间进展访问，只能错误地访问到A13=1的对应空间中去。的对应空间中去。 22. 某机字长为某机字长为16位，常规的存储空间为位，常规的存储空间为64K字，字，假想象不改用其他高速的存储芯片，而使访存速度提假想象不改用其他高速的存储芯片，而使访存速度提高到高到8倍，可采取什么措施？画图阐明。倍，可采取什么措施？画图阐明。 解：假想象不改用高速存储芯片，而使访存速度解：假想象不改用高速存储芯

54、片，而使访存速度提高到提高到8倍，可采取多体交叉存取技术，图示如下：倍，可采取多体交叉存取技术，图示如下：8体交叉访问时序： 23. 设设CPU共有共有16根地址线，根地址线，8根数据线，根数据线，并用并用M/-IO作为访问存储器或作为访问存储器或I/O的控制信号的控制信号高电平为访存，低电平为访高电平为访存，低电平为访I/O)，-WR低低电平有效为写命令，电平有效为写命令，-RD低电平有效为低电平有效为读命令。设计一个容量为读命令。设计一个容量为64KB的采用低位交叉的采用低位交叉编址的编址的8体并行构造存储器。现有右图所示的体并行构造存储器。现有右图所示的存储芯片及译码器。存储芯片及译码器

55、。 画出画出CPU和存储芯片芯片容量自定的和存储芯片芯片容量自定的衔接图，并写出图中每个存储芯片的地址范围衔接图，并写出图中每个存储芯片的地址范围用十六进制数表示。用十六进制数表示。解：芯片容量=64KB/8=8KB 每个芯片体的地址范围以8为模低位交叉分布如下：方案1：8体交叉编址的CPU和存储芯片的衔接图：方案2：8体交叉并行存取系统体内逻辑如下： CPU和各体的衔接图：由于存储器单体的任务速率和总线速率不一致，因此各体之间存在总线分配问题，存储器不能简单地和CPU直接相连，要在存储管理部件的控制下衔接。 24. 一个一个4体低位交叉的存储器，假设存取周期为体低位交叉的存储器，假设存取周期

56、为T，CPU每隔每隔1/4存取周期启动一个存储体，试问依次存取周期启动一个存储体，试问依次访问访问64个字需多少个存取周期？个字需多少个存取周期？ 解：此题中，只需访问第一个字需一个存取周期，解：此题中，只需访问第一个字需一个存取周期，从第二个字开场，每隔从第二个字开场，每隔1/4存取周期即可访问一个字，存取周期即可访问一个字，因此，依次访问因此，依次访问64个字需：个字需： 存取周期个数存取周期个数 =(64-1)(1/4)T+T =63/4+1T =15.75+1 =16.75T 与常规存储器的速度相比，加快了：与常规存储器的速度相比，加快了：64-16.75T =47.25T 注：注：4

57、体交叉存取虽然从实际上讲可将存取速度体交叉存取虽然从实际上讲可将存取速度提高到提高到4倍，但实现时由于并行存取的分时启动需求倍，但实现时由于并行存取的分时启动需求一定的时间，故实践上只能提高到接近一定的时间，故实践上只能提高到接近4倍。倍。 25. 什么是什么是“程序访问的部分性？存储系程序访问的部分性？存储系统中哪一级采用了程序访问的部分性原理？统中哪一级采用了程序访问的部分性原理？ 解：程序运转的部分性原理指：在一小段解：程序运转的部分性原理指：在一小段时间内，最近被访问过的程序和数据很能够再时间内，最近被访问过的程序和数据很能够再次被访问；在空间上，这些被访问的程序和数次被访问；在空间上

58、，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的能够性大指令顺序执行比转移执行的能够性大 (大约大约 5:1 )。存储系统中。存储系统中Cache主存层次采用了程序主存层次采用了程序访问的部分性原理。访问的部分性原理。 26. 计算机中设置计算机中设置Cache的作用是什么？能的作用是什么？能不能把不能把Cache的容量扩展，最后取代主存，为的容量扩展，最后取代主存，为什么？什么？ 答：计算机中设置答：计算机中设置Cache主要是为了加速主要是为了加速CPU访存速度；访存速度； 不能把不能把Cache的容量扩展到最后

59、取代主存，的容量扩展到最后取代主存，主要由于主要由于Cache和主存的构造原理以及访问机和主存的构造原理以及访问机制不同主存是按地址访问，制不同主存是按地址访问，Cache是按内容是按内容及地址访问。及地址访问。 27. Cache制造在制造在CPU芯片内有什么益处？将指芯片内有什么益处？将指令令Cache和数据和数据Cache分开又有什么益处？分开又有什么益处？ 答：答：Cache做在做在CPU芯片内主要有下面几个益处：芯片内主要有下面几个益处： 1可提高外部总线的利用率。由于可提高外部总线的利用率。由于Cache在在CPU芯片内，芯片内，CPU访问访问Cache时不用占用外部总线；时不用占

60、用外部总线； 2Cache不占用外部总线就意味着外部总线可更不占用外部总线就意味着外部总线可更多地支持多地支持I/O设备与主存的信息传输，加强了系统的设备与主存的信息传输，加强了系统的整体效率；整体效率； 3可提高存取速度。由于可提高存取速度。由于Cache与与CPU之间的数之间的数据通路大大缩短据通路大大缩短,故存取速度得以提高；故存取速度得以提高； 将指令将指令Cache和数据和数据Cache分开有如下益处：分开有如下益处： 1可支持超前控制和流水线控制，有利于可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成；这类控制方式下指令预取操作的完成； 2指令指令Cache可用可