EDA技术实用教程VHDL版 第1章EDA绪论_第1页
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文档简介

1、-9计算机芯片ASICVHDLVHDL综合综合综合（综合（synthesissynthesis），把某些东西结合到一起），把某些东西结合到一起 EDA EDA中，综合指将用行为和功能层次表达的电子中，综合指将用行为和功能层次表达的电子系统转换为低层次的，便于具体实现的模块组合系统转换为低层次的，便于具体实现的模块组合装配的过程。装配的过程。 设计过程中的每一步都可称为一个综合环节。设计过程中的每一步都可称为一个综合环节。 (1)(1)从自然语言转换到从自然语言转换到VHDLVHDL语言算法表示，自然语言综合语言算法表示，自然语言综合(2)(2)从算法表示转换到寄存器传输级从算法表示转换到寄存器

2、传输级(Register Transport(Register Transport Level) Level)，即从行为域到结构域的综合，即行为综合；，即从行为域到结构域的综合，即行为综合；(3) RTL(3) RTL级表示转换到逻辑门的表示，即逻辑综合；级表示转换到逻辑门的表示，即逻辑综合；(4) (4) 从逻辑门表示转换到版图表示从逻辑门表示转换到版图表示(ASIC(ASIC设计设计) )，或转换到，或转换到 FPGAFPGA的配置网表文件，可称为版图综合或结构综合。的配置网表文件，可称为版图综合或结构综合。有了版图信息就可以把芯片生产出来了。有了对应的配置有了版图信息就可以把芯片生产出来

3、了。有了对应的配置文件，就可以使对应的文件，就可以使对应的FPGAFPGA变成具有专门功能的电路器件。变成具有专门功能的电路器件。计算机语言源程序HDL源程序网表文件可执行文件0100110110编译器Compiler综合器SynthesizerVHDL程序工艺库约束图表综合器计算机（安装有Quartus)开发系统CPLD/FPGA下载板RS-232在计算机里完成电路编辑、电路仿真、芯片定义利用RS-232连接线使下载板与计算机连接，与下载程序管理员（Dnld3/Dnld10)来共同完成下载的动作HDL自顶向下的设计过程自顶向下的设计过程系统级仿真系统级仿真行为级仿真行为级仿真行为级设计行为级设计RTL级设计级设计RTL级仿真级仿真门级仿真定时检查门级仿真定时检查逻辑综合逻辑综合输出门级网表输出门级网表系统级系统级行为级（算法级）行为级（算法级） 寄存器级（功能）寄存器级（功能）门级（时序）门级（时序） 系统级设计系统级设计根据技术要求选择相应元器件装配调试画出印刷板画出电原理图设计完成正确有错000001010101100011111110QQSETCLRDQ2QQSETCLRDQ1QQSETCLRDQ0&0000&000

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