我们根据三人表决器的直值表

我们根据三人表决器的直值表，可以通过卡诺图化简可以得到：L2=SW1SW2+SW1SW3+SW2SW3L1=_L2那么我们可以在MAX+plusII中用原理图实现上面的三人表决器下面仅把和VHDL不同的详细写下，相同或基本相同的就一带而过：（1）打开MAX+plusII（2）新建一个图形文件：File菜单>new新建文件时选择GraphicEditorfile点OK（3）输入设计文件我们现在在图形文件中输入电路，我们这个电路需要AND2、OR3、NOT三个逻辑门电路和输入输出端，你可以Symbol->EnterSymbol（或者双击空白处）弹出窗口在SymbolName中输入and2，点OK同样可以加入or3、input、output、not对input、output，鼠标左键双击PIN_NAME，那么PIN_NAME被选中，并且变黑，然后输入你要改的名字，如SW1把元件拖动到合适位置，将光标放到元件的引线出，可以发现光标变为十字星，此时摁住左键就可以进行连线。最后的电路图如下图（4）保存文件：保存为majority_voter.gdf,AutomaticExtension选.gdf把文件设为当前工程：FILE->PROJECT->SETPROJECTTOCURRENTFILEMAX+PLUSII的标题条将显示新的项目名字至此，程序输入就已经完成了。（5）检查编译指定下载的芯片型号指定芯片的管脚此时的图形为：下图为SW1放大的图，其中majority_voter@41中前部分为设计的文件名，后面41为EPM7128SLC84-15的41脚，也就是说电路图中SW1被指定到EPM7128SLC84-15的41脚（而实验板上41脚被连接到指拨开关SW1上了，这样电路图上SW1就和实验板上的硬件SW1实现了连接）。我们根据三人表决器的直值表，可以通过卡诺图化简可以得到：L2=SW1SW2+SW1SW3+SW2SW3L1=_L2那么我们可以在MAX+plusII中用原理图实现上面的三人表决器下面仅把和VHDL不同的详细写下，相同或基本相同的就一带而过：（1）打开MAX+plusII（2）新建一个图形文件：File菜单>new新建文件时选择GraphicEditorfile点OK（3）输入设计文件我们现在在图形文件中输入电路，我们这个电路需要AND2、OR3、NOT三个逻辑门电路和输入输出端，你可以Symbol->EnterSymbol（或者双击空白处）弹出窗口在SymbolName中输入and2，点OK同样可以加入or3、input、output、not对input、output，鼠标左键双击PIN_NAME，那么PIN_NAME被选中，并且变黑，然后输入你要改的名字，如SW1把元件拖动到合适位置，将光标放到元件的引线出，可以发现光标变为十字星，此时摁住左键就可以进行连线。最后的电路图如下图（4）保存文件：保存为majority_voter.gdf,AutomaticExtension选.gdf把文件设为当前工程：FILE->PROJECT->SETPROJECTTOCURRENTFILEMAX+PLUSII的标题条将显示新的项目名字至此，程序输入就已经完成了。（5）检查编译本文来自:高校自动化网(W)详细出处参考(转载请保留本链接)：/Html/xuekezhishi/EDAjishu/83070.htmllibraryieee;useieee.std_logic_1164.all;entitybcdisport(y:instd_logic_vector(2downto0);led:outstd_logic_vector(6downto0));endbcd;architectureartofbcdisbeginprocess(y)begincaseyiswhen"000"=>led<="0111111";when"001"=>led<="0000110";when"010"=>led<="1011011";when"011"=>led<="1001111";when"100"=>led<="1100110";when"101"=>led<="1101101";when"110"=>led<="1111101";whenothers=>led<="0000111";endcase;endprocess;endart;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt4isport(clk:instd_logic;s:OUTstd_logic_vector(2downto0));endcnt4;architecturebhvofcnt4issignalq:std_logic_vector(2downto0);beginprocess(clk)beginif(clk'eventandclk='1')thenifq="011"thenq<="000";elseq<=q+1;endif;endif;s<=q;endprocess;endbhv;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityjudgeisport(a,b,c:instd_logic_vector(6downto0);clr,en:instd_logic;ag,op,ab:outstd_logic_vector(2downto0);pass,fail:outstd_logic);endjudge;architectureartofjudgeisbeginprocess(a,b,c,clr,en)variableag1,op1,ab1:std_logic_vector(2downto0);beginifclr='1'thenag1:="000";op1:="000";ab1:="000";elsifen='1'thenabc:foriin0to6loopifa(i)='1'andb(i)='0'andc(i)='0'thenag1:=ag1+1;op1:=op1;ab1:=ab1;elsifa(i)='0'andb(i)='1'andc(i)='0'thenag1:=ag1;op1:=op1+1;ab1:=ab1;elsifa(i)='0'andb(i)='0'andc(i)='1'thenag1:=ag1;op1:=op1;ab1:=ab1+1;endif;endloopabc;endif;ifag1>op1thenpass<='1';fail<='0';elsepass<='0';fail<='1';endif;ag<=ag1;op<=op1;ab<=ab1;endprocess;endart;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitymux41isport(ag,op,ab,s:instd_logic_vector(2downto0);y:outstd_logic_vector(2dow