集成电路设计（第4版） 课件11.1.2 Verilog HDL语言_第1页
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文档简介

1第11章

集成电路数字系统设计基础11.1数字系统硬件描述语言11.2数字系统逻辑综合与物理实现11.3数字系统的FPGA/CPLD硬件验证211.1数字系统硬件描述语言图11.1基于HDL语言的数字集成电路设计参考流程

硬件描述语言可以在不同的层次上描述功能日趋复杂数字系统。目前，得到广泛认可的硬件描述语言有VerilogHDL和VHDL两种。311.1.2VerilogHDL语言介绍上升沿触发的D触发器的设计实例moduledff_pos（data,clk,q）;inputdata,clk;outputq;regq;always@(posedgeclk);q＝data;endmodule上升沿触发的D触发器的设计实例:一个完整的VerilogHDL模块包括：①

模块定义行②

端口类型说明③

数据类型说明④

描述体部⑤

结束行4在模块中，可用下述方式描述一个设计：①数据流描述方式；②行为描述方式；③结构描述方式；④混合描述方式。5例：分别写出二选一MUX功能模块的VerilogHDL的

行为描述和结构描述图11.2二选一MUX逻辑图6行为描述模块modulemux_beh(out,a,b,sel)outputout;inputa,b,sel;assignout=(sel==0)?a:b;endmodule72）

结构描述模块modulemux_str(out,a,b,sel)outputout;inputa,b,sel;notgate1(net1,sel);andgate2(net2,a,net1);andgate3(net3,b,sel);orgate4(out,net2,net3);endmodule8混合方式设计的1位全加器的实例：moduleFA_M（A,B,Cin,Sum,Cout）;inputA,B,Cin;outputSum,Cout;regCout,T1,T2,T3;wireS1;xorX1（S1,A,B）; //门实例语句always@（AorBorCin）//always语句beginT1＝A&Cin;T2＝B&Cin;T3＝A&B;Cout＝（T1|T2）|T3;endassignSum＝S1^Cin; //连续赋值语句endmodule在混合描述方式中，结构描述、数据流描述和行为描述可以自由混合，模块描述中可以包含实例化的门、模块实例化语句、连续赋值语句，以及always语句和initial语句的混合。它们之间可以相互包含。Verilog语言要素（1

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