11.2 逻辑综合与物理实现

1第11章

集成电路数字系统设计基础11.1数字系统硬件描述语言11.2数字系统逻辑综合与物理实现11.3数字系统的FPGA/CPLD硬件验证

逻辑综合完成从系统的RTL级门级描述、真值表、状态表到门级HDL（逻辑级网表）的自动转化，它把一个设计的RTL级描述利用某个标准单元库或工艺库，按照一定的约束条件转化成为优化的门级网表。211.2数字系统逻辑综合与物理实现311.2数字系统逻辑综合与物理实现逻辑综合过程包含两个主要方面：①逻辑结构的生成和优化：主要进行逻辑化简与优化，达到尽可能地用较少的元件和连线形成一个逻辑网络结构（逻辑图），满足系统逻辑功能的要求。②逻辑网络的性能优化：利用给定的逻辑单元库，对已生成的逻辑网络进行元件配置，进而估算性能与成本。性能指芯片的速度，而成本指芯片的面积与功耗。11.2.1逻辑综合的流程4图11.6从RTL到门级描述的流程图51．RTL描述设计者在高层用RTL结构对电路进行描述，并进行必要的功能验证，然后把RTL代码交给逻辑综合工具。2．翻译RTL描述被逻辑综合工具翻译成未优化的、中间过程的表达形式。3．逻辑优化可以作结构优化和展平优化。4．工艺映射和优化使用工艺库中提供的单元代替前面的中间描述，设计被映射到特定的工艺库中。65．工艺库包含一些由芯片制造公司提供的库单元，库单元包括了从小到大各种规格的基本模块电路。6．设计约束条件约束方式包括面积、定时、功耗、可测试性约束、封装约束和对布图的约束。7．最优化的门级描述把针对目标工艺的设计约束条件和工艺库提供给逻辑综合工具，经过必要的优化，产生以目标工艺库为基础的最优化门级描述。11.2.2VerilogHDL与逻辑综合1．assign结构2．if-else表达式结构3．case表达式结构4．for循环结构5．always表达式6．function表达式结构7逻辑综合工具支持VerilogHDL绝大部分的语言结构和有限周期的RTL结构描述，逻辑综合工具对一些VerilogHDL结构的综合包括：11.2.3自动布局布线8图11.14自动布局布线的处理流程

自动布局布线将门级网表转换成版图，并对各个电路单元确定其几何形状、大小及位置，同时要确定单元间的连接关系。9数据准备和输入在布局布线开始工作前，必须准备相应的网表文件、标准单元库文件和各种设计约束文件。网表文件是由逻辑综合工具生成的以标准逻辑单元表示的逻辑网络。2．布局规划、预布线、布局布局规划对设计进行版图划分，并对划分后的版图单元模块进行布局规划和分析；预布线包括宏单元的电源、地、信号的布线，焊盘单元的布线以及芯片核心逻辑部分的电源环、电源网络的布线；布局是确定设计中每个标准单元位置的过程。3．时钟树综合为了保证时钟的设计要求，对芯片的时钟网络进行重新设计，包括时钟树的生成、缓冲的插入、时钟网络的分层。10布线布线工具根据单元的连接关系及时序约束进行自动布线，使关键路径上的连线尽量短。设计规则检查和一致性检查包括版图设计规则检查、电学规则检查，以及版图与电路图的一致性检查等。输出结果在所有的检查都验证无误后，可以输出