集成电路静电放电失效模式与机理

集成电路静电放电失效模式与机理

1亚玉米c的esd保护及其对电路设计的要求静电放电（esd）是对两个不同静电场电压的直接接触和磁体之间的静电桥传输的一部分。ESD可包含几百毫微焦耳能量,并产生约3000V电压,它可以损坏几乎绝大部分半导体器件和半导体集成电路。ESD现象存在于集成电路芯片制造IC组装测试运输和使用的全过程中,ESD的失效严重影响IC的研制,生产的可靠性。在亚微米CMOSIC中,由于器件尺寸的缩小,再加上为了克服热载流子效应,广泛采用LDD结构。同时对电路工作速度的要求越来越高,这样就使IC本身的ESD保护能力大大减弱,而客户对IC抗静电能力的要求越来越高,关于IC对ESD的灵敏度要求的普通范围为1500-2000V,有的甚至高达4000V以上。随着人们对ESD失效机理深入系统的研究,先进的ESD保护构思以进入IC的工艺结构,完善的集成电路ESD保护技术已日渐成熟,同时为适应VLSI集成密度和工作速度的不断提高,新颖的集成电路ESD保护电路不断出现。本文将对ESD失效模式和失效机理进行分析,对MOS集成电路ESD保护电路进行评述。2esd的过程和失效模式目前世界上表征ESD现象通常有三种模型:它们分别是人体模型HBM(HumanbodyModel),机器模型MM(MachineModel)和带电器件模型CDM(changedDeviceModel)。三种模型的电荷产生方式主要是:摩擦生电,感应和传导。一旦ESD过程开始,电荷即重新分布。对于HBM和MM模型,电荷通过一个引线进入IC,并通过另一个引线离去,引线是成对的受力。在ESD测试的过程中,每一对引线的组合是承受正、负电流的应力。在CDM过程中,电荷存在于电路中,放电仅通过一条腿在某一时刻进行;因此所有引线组合必须被保护才能满足保护要求。因为传导电荷有一条或多条通道,所以预测通过电路的通道是困难的。电流传导有两种机制:线形传导和非线形传导,线形传导机制容易被理解,它们是V=IK.I=Cdv/dr和V=Ldi/dt。非线性传导机制包括正向传导,结击穿,界质击穿,电荷注入,快反向和SCR传导等。ESD失效至少由下面三个原因中的一个原因引起:局面热产生,高电流密度和电场强度。ESD引起的失效有三种失效模式,它们分别是:(1)硬失效—物质损伤或毁坏;(2)软失效—逻辑功能的临时改变;(3)潜在失效—时间依赖性失效。3esd执行程序失败与ESD有关的典型失效机理包括:来流熔化,电荷注入,氧化层开裂和薄膜烧毁。3.1硅硬化区热飞逸性ESD现象引起电流流过结,在结中的功率耗散使温度升高至硅区熔化,当硅熔化时,它的电阻降低30倍,这引起更多的电流流过溶化区,进一步加热熔化区,导致热飞逸,产生二次击穿。同时掺杂原子沿着熔化路线再分布,晶格损伤引起电场和漏电流,在最严重的情况,结短路发生。3.2载流子发生突变可能引起性状的小特性在ESD过程中,引起结反向偏置,以至于雪崩击穿,一些载流子具有足够的能量克服氧化层—硅能量势垒进入氧化层,引起表面阈制值电压发生漂移,结果影响场效应晶体管的VT,双极晶体管的hfe和二极管的击穿电压。3.3氧化层的裂缝ESD电流感应电压,增强的电场强度超过氧化层的界质强度,导致氧化层破裂,氧化层破裂在MOS器件中是占支配地位的。3.4薄膜纤维化影响电路ESD引起薄膜中的功率密度超过它的承受能力,焦耳热引起薄膜熔化后而被烧毁。薄膜熔化影响电路中的每一个膜,这包括金属互连,多晶硅互连,薄膜和扩散电阻。对损伤最敏感的是具有薄膜电阻的电路。41ms集成电路的esd保护电路4.1电流分流作用MOS栅保护网络常采用电阻,晶体管及其巧妙的组合来实现。利用二极管较低的正向饱和压降和反向击穿特性实现大电流分流作用,而用NMOS管代替二极管可起更为显著的分流作用,电阻用来限流和降压;图1所示的栅保护网络可把栅氧化层上的电压降到击穿电压以下,而不影响器件的特征。4.2非等温耦合胶合料的sn-pcr特性这一ESD保护电路融合了互补低压触发横向可控硅整流器(LVTSCR)器件的优点和栅耦合技术,可有效的保护深亚微米低压CMOSIC的薄栅氧化层,防止内部电路的ESD损伤。这一ESD保护电路表示在图2,其相应的横截面示意图如图3所示。在图2中,在焊接区(PAD)和VDD之间有一PMOS触发可控硅整流器(PTLSCR)器件,和在PAD和VSS之间有一NMOS触发横向可控硅整流器(NTLSCR)器件。PTLSCR是由在横向SCR结构中嵌入一短沟道薄氧化层DMOS(Mp1)构成的,Mp1的作用是降低SCR的触发电压。同样,NTLSCR是由在横向SCR结构中嵌入一短沟道薄氧化层NMOS(Mn1)构成的,Mn1的作用是降低另一SCR的触发电压。如图3所示,在PTLSCR中Mp1的漏(P+扩散)跨越N阱和P衬底结,这样,如果Mp1栅连接VDD那么PTLSCR的触发电压等于Mp1的漏快反向击穿电压如图3所示,Mn1的漏和源(N+扩散)跨越N阱和P衬底结,如果Mn1的栅连接到VSS,NTLSCR的触发电压等于Mn1漏快反向击穿电压。利用N阱结构恰当地代替N+扩散作为PTLSCR和NTLSCR的阴极,增强横向SCR结构中横向n-p-n双极晶体管的发射效率,这一N阱阴极可为旁路ESD电流提供更有效的传导通道。为进一步降低PTLSCR和NTLSCR的ESD触发电压,该结构采用了栅耦合技术。PTLSCR和NTLSCR的栅耦合分别由电容Cp和Cn来实现。如图3所示,Cp和Cn由在金属PAD正下方的多晶硅层来实现,它并不增加DAD总的布局面积。改变多晶硅层和金属PAD的重叠面积,可调整Cp和Cn的电容。电容Cp和Cn分别被设计得使相匹配的瞬态电压耦合到Mp1和Mn1的栅上将导致PTLSCR和NTLSCR较低的触发电压。Mp1和Mn1栅上的耦合电压分别由电阻Rp和Rn长时间的维持,这样将分别有效的开启PTLSCR和NTLSCR。在图2和图3中所示的寄生二极管D1和寄生二极管D2也对ESD保护和输入电压嵌位有贡献。由以上分析可以看出,由于SCR器件极好的ESD保护能力,栅耦合PTLSCR/NTLSCRESD保护电路将有效保护深亚微米低压CMOS电路。4.3带保护组件的双极晶体的电导率内压板设计方案当LSI工作速度比较高时,有关芯片的ESD保护比较困难,这是因为LSI的高速操作要求低的I/O引线电容,而I/O电容减少,ESD容限降低;另一方面,大规模集成电路的复杂性及其布局限制了ESD的容限,新开发的CDL可以完全清除保护器件对内部电路的影响,达到良好的芯片ESD保护。该结构的主要特点是为ESD过程建立一个低阻和对称的放电通路。为建立低阻放电通路,每一PAD包括VSS/VDDPAD,都由保护器件连接到CDL,保护器件是由嵌位器件和二极管组合成的。CDL是10μm(典型值)宽度的铝线,与衬底相连以预防溶化,如图4所示。I/O保护布局如图5所示,附加的npn双极晶体管在P衬底上形成,他被用作嵌位器件,为降低二极管的寄生电阻,他的重掺杂P+层邻近阴极N+层。NMOS开态漏电路被用作输出缓冲器,二极管阳极P+和双极晶体管发射极N+层处在临近输出晶体管N+层位置,无寄生电容,且漏N+层也起双极晶体管集电极作用和二极管的阴极作用。撞击晶体管收集N+与发射极N+层的间隔(Sce)肯定较输出晶体管栅长度(L)短,所以嵌位电压低于输出晶体管反向电压(图5)。该结构可抑制输出晶体管在ESD过程中快反向电流。这样在CDL保护安排下,ESD放电电流流过CDL,保护了电路,且I/O电容由缩小I/O晶体管尺寸达到最小。5试验4:ptlscr/ntlscre-d保护电路目前已对不同结构的ESD保护电路进行了详细的比较,并取得了满意的实