ch半导体存储器和LD

5.1.1只读存储器（ROM）

5.1.2静态随机存储器（SRAM）

5.1.3动态随机存储器（DRAM）5.1半导体存储器半导体存储器随机存储器（RAM）静态RAM（StaticRAM）动态RAM（DynamicRAM）只读存储器(ROM)掩膜ROM（MaskROM）可编程ROM（PROM）可擦可编程ROM（EPROM）半导体存储器的分类

5.1.1只读存储器（ROM）基本结构：地址译码器、存储矩阵、输出缓冲器存储单元：可以存放1位二进制数的单元电路字单元：存储单元的组合，具有唯一的地址

5.1.1只读存储器（ROM）1.掩膜ROM（1）地址译码器Y＆BABY=ABVCCRAW0=A1A0

5.1.1只读存储器（ROM）地址译码器真值表

地址译码器的等效电路A1

A0W0W1W2

W3001000010100100010110001地址译码器的函数表达式

5.1.1只读存储器（ROM）（2）存储矩阵和输出缓冲电路A1

A0D3D2D1

D0000011010111101001111111交叉点处接有二极管时相当于存1，没接二极管时相当于存0。ROM中存放的数据

5.1.1只读存储器（ROM）存储矩阵结构2.PROM00101111

熔丝

5.1.1只读存储器（ROM）（1）UVEPROM（Ultra-violeterasablePROM

）

5.1.1只读存储器（ROM）（2）E2PROM（3）FlashMemory3.EPROM

存储单元的结构（1）UVEPROM（Ultra-violeterasablePROM

）

SIMOS管

浮置栅无电荷，管子导通，相当于存1

浮置栅有电荷，管子截止，相当于存0

5.1.1只读存储器（ROM）

5.1.1只读存储器（ROM）（2）E2PROM隧道MOS管

5.1.1只读存储器（ROM）（3）FlashMemory叠栅MOS管

5.1.1只读存储器（ROM）

5.1.1只读存储器（ROM）类型存储单元相同点写0擦除UVEPROMSIMOS管浮栅中无负电荷，存储在控制栅加高电压紫外线照射E2PROM隧道MOS管单元相当于存1，有负电在控制栅加高电压控制栅接地，漏极加一正电压FlashMemory叠栅MOS管荷相当于存0在控制栅加高电压控制栅接地，源极加一正电压（1）地址译码器（2）存储矩阵（3）读写控制电路

静态随机存储器1.SRAM的结构和工作原理（1）地址译码器缺点：当存储器的存储容量很大时，地址译码器输出的字线将会非常多，译码器的电路结构也变得十分复杂，静态随机存储器x0x1行译码器1列译码器031992336332A0A4A3A2A1A5A9A8A7A6Dy0y1y31x311023993D00000111111111100000B=3E0H=992静态随机存储器（2）读写控制电路存储矩阵10010当CE=0，OE=0时，进行读操作；当CE=0，WE=0时，进行写操作；01001静态随机存储器2.SRAM静态存储单元VT1、VT2、VT3及VT4构成SR锁存器T5及T6是行选管静态随机存储器3.SRAM的读写时序读时序写时序静态随机存储器4管动态存储单元单管动态存储单元1.动态存储单元5.1.3动态随机存储器2.D社RAM的基本结效构5.1.光3动态随机跳存储器5.1.洽4存储器容夜量的扩展1.位扩展2.字扩展5.1芹.4存储器犁容量的涨扩展小侨结在只读存盘储器（ROM）中，介蔑绍了掩膜ROM、PROM、EPR椅OM等不同踩类型ROM的工作原荒理和特点它。在随机存杆储器（RAM）中，介闷绍了静态忆随机存储廊器（SRA骄M）和动态顽随机存储愿器（DRAM）的工罪作原理例和特点企。本章的重筝点和难点贸：存储器宁扩展存储俊容量的方龟法、用存妇储器设计岭组合逻辑音电路的概泳念。5.2.理1概述5.2可编程共逻辑器帅件5.2.老2简单可离编程逻孟辑器件SPL度D5.2.掉3复杂可陵编程逻剪辑器件CPLD5.2屠.4现场可编访程门阵列FPGA1.可编程绒逻辑器蚁件的分颗类5.2咽.1概述任何组瓜合逻辑英电路都逆可表示减为与—或表达式：2.可编程逻溪辑器件的该基本结构任何时序届逻辑电路装都可组合套逻辑电路绩和触发器违组成。5.2侮.1概述3.与—或剃阵列的航两种物弟理实现瓦形式用实际的继与—或电恒路实现由查找静表（LUT）实现查找表族（Loo貌kU挡pT师abl盼e）实际邻上是用团静态存亡储器（SRA炒M）构成干函数发段生器。5.2嘉.1概述【例1】用4变量LUT实现如窜图5.2-铲4所示的菠组合逻示辑电路戚。ABCDFABCDF00000100000001010010001001010000111101110100011001010101101101100111010111111111将真值漫表的输碑出0、0、0、1、0、0、0、1、0、0、0、1、1、1、1、1依次存入SRAM中的存处储单元.5.2.涨1概述1.可编程只计读存储器PROM特点：穿与阵列臭固定、醋或阵列秆可编程与阵列最小项或阵列最小烧项的和锁项5.2苗.1简单可编昆程逻辑器挽件PLD的逻辑颗符号特脆殊表示雪方法5.2堪.1简单可烘编程逻寨辑器件例：用PRO我M实现以下哪逻辑函数鸭：对于大多素数逻辑函优数而言，育并不需要六使用全部恒最小项，吨造成浪费5.2似.1简单可编晕程逻辑器笨件例用ROM实现一傲个2位二进闸制加法宗器。真值表锤中的输垂出值000、001、010、011、001、010、011、100、010、011、100、101、011、100、101和110依次存茄入ROM的16个字单还元即可剥。5.2水.1简单可编羊程逻辑器胁件2.可编程吊逻辑阵探列PLA（Pro俱gra酬mma功ble万Lo束gic炉Ar赌ray）特点：支与阵列们、或阵启列均可乌编程5.2.掩1简单可倒编程逻烤辑器件例：用PLA实现逻辑梨函数5.2短.1简单可蛮编程逻颠辑器件3.可编程唤阵列逻辆辑PAL（Pro浪gra葡mma待ble哨Ar秩ray允Lo她gic）PAL的与阵喘列可编线程，或莲阵列是包固定的包。5.2汉.1简单可哗编程逻鹅辑器件例用PAL实现1位全加旦器。5.2.厦1简单可编急程逻辑器斤件带异或壮门的PAL结构m2m3m7F(A,B,C)F(A,B,C)=105.2武.1简单可该编程逻丝式辑器件当EN为0时，三态壁缓冲器输篮出为高阻价态，对应判的I／O引脚作为配输入使用妈；当EN为1时，三昆态缓冲迷器处于抬工作状好态，对种应的I／O引脚作医为输出仆使用。输出端经盟过一个互枯补输出的蒜缓冲器反例馈到与逻哨辑阵列上福。EN5.2.找1简单可杰编程逻腹辑器件寄存器型愤输出结构PAL适合于实迷现计数器步、移位寄蛮存器等时歉序逻辑电朋路5.2.丽1简单可编瓣程逻辑器晚件阵列容山量较小仪，片内触发剩器资源不粥足,不能适用壳于规模较箱大的数字辞电路。输入、尺输出控些制不够杰完善，蜓限制了缎芯片硬吃件资源注的利用炎率和它术与外部铜电路连赤接的灵茶活性。编程下载兰必须将芯斑片插入专洗用设备，蓝使得编程脂不够方便积，设计人驻员企角盼提供一侦种更加直降捷、不必插拔插待编蛛程芯片就悦可下载的痕编程技术膏。存在的问占题5.2.鹊1简单可仰编程逻费辑器件CPLD是由简替单可编程岗逻辑器件塘发展起来扶的,其威主体结构砍仍是与或弊阵列。自从芽90年作代初Lat怒tic迟e公司高性液能的具有弱在系统可鸽编程ISP(豪InS物yste菜mPr凉ogra我mmab脑le)功能的CPL双D以来，CPLD获得了煌迅速发土展。Alt为era公司MAX7烛000S系列，MAX3唉000A系列，MAX滑II系列。5.2研.2复杂可编通程逻辑器归件CPLDMAX3蹄000A系列CPL业D特点基于E2PR思OM工艺，3.3生V供电；支持在决系统编修程（InS隆yste冶mPr威ogra晨mmab夜le，ISP）技术览；多电压I/O接口，量可以与3.3黎V和5V器件接。特性EPM3032AEPM3064AEPM3128AEPM3256AEPM3512A可用门60012502500500010000宏单元3264128256512逻辑阵列块2481632最多I/O引脚346898161208fCNT（MHz）227.3222.2192.3126.6116.35.2后.2复杂可侮编程逻岩辑器件CPLDCPLD由逻辑御阵列块LAB、可编程惩内连阵列PIA和I/O控制块友等几部暖分构成猎。5.2.袜2复杂可编掠程逻辑器院件CPLD宏单元抚的结构枣和原理5.2.牢2复杂可录编程逻脚辑器件CPLD串行数般据检测像电路CPLD实现5.2圾.2复杂可虚编程逻纺辑器件CPLD通过在可用编程连线喊阵上布线下，将不同似的LAB相互连接询，构成所摩需逻辑。MAX3俊000A的专用输尤入、I/O引脚和与宏单元魄输出都跟连接到PIA，而PIA把这些信寄号送到器冰件内的各煌个地方。MAX3挤000A的PIA具有固奶定延时倡，从而袖消除了辅信号之晕间的延靠迟偏移吐，使时泼间性能雪更容易换预测。可编程连条线阵列PIA5.2.裕2复杂可编拉程逻辑器辽件CPLDI/O控制块三态缓冲器5.2.教2复杂可愤编程逻痰辑器件CPLD多电压蜜（Mult穴ivol肺t）I/O接口VCC悬INT接3.3帝V电源当VCCI若O接2.5V电源，补输出电涨平与2.5说V系统兼容当VCC粱IO接3.3音V电源，输氏出电平与3.3V系统或5V系统兼香容5.2.彼2复杂可迁编程逻知辑器件CPLD5.2.扇3现场可编批程门阵列FPG躁AFPGA是一种高社密度的可创编程逻辑童器件。主流芯食片Alte生ra公司：Cyc团lon笔e系列，Cyc地lon春eII系列，Cyc薪lon魂eII术I系列Cycl窜oneI钉I系列器悟件性能单对照表特性EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70LEs4608825618752332165052868416M4KRAM块263652105129250总比特数1198081658882396164838405944321152000嵌入式乘法器1318263586150PLLs224444最多I/O引脚1581823154754506225.2流.3现场可编还程门阵列FPGACycl渗oneI极I系列FPGA结构5.2乳.3现场可钢编程门茶阵列FPG婚A逻辑单掏元LE5.2.愤3现场可室编程门乱阵列FPGA例：如用果要实现售一个3线-8线译码塔器，需俊要多少这个逻辑股单元。3线-8线译码器敌有3个输入和8个输出，捞含有8个逻辑表阻达式。每废个逻辑函舅数表达式柔需要一个LUT，因此鞠，实现牲一个3线-8线译码器伴需要8个LUT。图5.2倒-31所示的逻魂辑单元只险含有一个LUT，所以，耻总共需要8个逻辑仪单元。如果用门摔电路实现草，3线-8线译码旱器只需际要8个与非门陡和3个反相栽器，可嚷见，用佛基于LUT的FPGA来实现3线-8线译码器沟代价是很证高的。5.2.野3现场可撕编程门店阵列FPG槽A嵌入式适存储器将块嵌入存储棕器由4Kb卵it（409除6存储位）哑