第9单元触发器和时序逻辑电路

【学习目标】1．了解时序逻辑电路的特点，熟悉时序逻辑电路的一般分析、设计方法。2．掌握各种RS触发器、JK触发器和D触发器的逻辑功能。3．能熟练分析寄存器电路，掌握常用中规模集成移位寄存器的引脚排列图、电路功能及应用。4．能熟练分析计数器电路，掌握常用中规模集成计数器的引脚排列图、电路功能及应用。5．掌握应用电路仿真软件设计同步时序逻辑电路的技能。第9单元触发器与时序逻辑电路项目一双稳态触发器功能测试及应用项目三计数器的识别及功能测项目二寄存器的功能测试及应用触发器是构成时序逻辑电路的基本逻辑部件。它有两个稳定的状态：0状态和1状态；不同的输入情况下，它可以被置成0状态或1状态；当输入信号消失后，所置成的状态能够保持不变。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T´触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。项目一双稳态触发器功能测试及应用（一）RS触发器1．基本RS触发器（1）基本RS触发器的电路结构及逻辑符号（2）基本RS触发器的逻辑功能。输

入输出功

能

描

述010置0101置111保持00不定不允许表示现态，是指触发器接受输入信号之前的状态，即触发器原来的稳定状态；表示次态，是指触发器接受输入信号之后所处的状态。

（1）触发器的次态不仅与输入信号状态有关，而且与触发器原来的状态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。基本RS触发器的特点CP＝0时，触发器保持原来状态不变。CP＝1时，工作情况与基本RS触发器相同。2．同步（钟控）RS触发器输

入输

出触发器功能描述CPRS01×××1直接置10直接置01011100保持011置1100置011不定不允许同步RS触发器的逻辑功能表（3）同步RS触发器的主要特点①

时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。②R、S之间有约束。不允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。③

输入信号在CP=1期间若多次发生变化，则触发器的状态也会多次发生变化，这种现象称为“空翻”。（4）同步RS触发器的波形图。设触发器的现态为0态，根据给定的时钟脉冲CP和R、S的波形，可画出同步RS触发器输出端的波形（二）D触发器1．同步（钟控）D触发器CP=0时，触发器状态保持不变，CP=1时，根据同步RS触发器的逻辑功能可知，如果D=0，则R=1，S=0，触发器置0；如果D=1，则R=0，S=1，触发器置1。在数字电路中，凡在CP时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的电路，都称为D触发器。同步D触发器的特征方程为

（CP

=1期间有效）

2．边沿D触发器边沿D触发器具有在时钟脉冲上升沿（或下降沿）触发的持点，其逻辑功能为：输出端Q的状态随着输入端D的状态而变化，但总比输入端状态的变化晚一步，即某个时钟脉冲来到之后Q的状态和该脉冲来到之前D的状态一样。特征方程为 Qn+1

=D（CP上升沿触发）波形图3．集成D触发器（三）JK触发器1．主从JK触发器（1）主从JK触发器的电路结构及逻辑符号（2）主从JK触发器的逻辑功能。输

入输

出触发器功能描述CPJK01×××1直接置1100直接置011↓00保持010置0101置111翻转JK触发器的特性方程为

JK触发器的波形图具有CP＝1期间接收输入信号，CP下降沿到来时触发翻转的特点，避免了空翻现象的发生。2．集成边沿JK触发器（1）边沿JK触发器的电路结构及逻辑符号（2）边沿JK触发器的逻辑功能。输

入输

出触发器功能描述CPJK01×××1直接置0100直接置100↑00保持010置0101置111翻转（3）边沿JK触发器的特点。①边沿触发，无一次变化问题。②功能齐全，使用方便灵活。③抗干扰能力极强，工作速度很高。（4）将JK触发器转换为T和触发器

将JK触发器的J、K端并接在一起，作为一个输入端（T）的触发器称为T触发器。输

入输

出功能描述CPT01××0直接置0101直接置111↓0保持1翻转当T

=

1时，T触发器变成了触发器。

（5）将JK触发器转换为D触发D触发器的特性方程为

项目二寄存器的功能测试及应用数字系统中暂时存放数码的逻辑部件称为寄存器。寄存器按功能不同分为数码寄存器（数据寄存器）和移位寄存器两大类。数码寄存器只能并行送入数据\并行输出数据。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。（一）数码寄存器1．数码寄存器D触发器组成的数码寄存器送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3就立即被送入寄存器中，即有（二）移位寄存器1．移位寄存器（1）4位右移移位寄存器电路（2）4位左移移位寄存器电路2．集成双向移位寄存器集成双向移位寄存器74LS194的引脚排列及逻辑功能示意图如下图所示。该寄存器数据的输入、输出均有并行和串行方式，Q3和Q0兼作左、右移串行输出端。M1、M0为工作方式控制端，M1M0的4种取值（00、01、10、11）决定了寄存器的逻辑功能。项目三计数器的识别及功能测试计数器可按以下几种情况分类。①按计数体制分，有二进制计数器、十进制计数器和任意进制计数器。②按计数器中的数字增减趋势分，有加计数器、减计数器、加/减（可逆）计数器。③按工作方式（计数器中的触发器是否同时翻转）分，有异步计数器和同步计数器。（一）计数器1．二进制计数器（1）异步二进制计数器异步计数器的计数脉冲CP不是同时加到各位触发器上。最低位触发器由计数脉冲触发翻转，其他各位触发器由相邻低位触发器输出的进位脉冲来触发，各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。这种引入计数脉冲的方式称为异步工作方式。①电路组成②工作原理在计数脉冲的作用下，计数器状态从000变到111，再回到000。按照3位二进制加法计数规律循环计数，最多计8个状态。3个触发器输出即为3位二进制数，故该电路称为三位异步二进制加法计数器。

计数脉冲CP000010012010301141005101611071118000三位异步二进制加法计数器的状态表三位异步二进制加法计数器的时序图由时序图可以看出，CP、、、各信号的频率依次降低1/2，故计数器又称为分频器。、、各波形频率依次为CP脉冲的二分频、四分频、八分频。（2）异步二进制减法计数器将三位加法计数器中低位触发器的输出端依次接至相邻高位触发器的控制端C，可构成三位异步二进制减法计数器.三位二进制异步减法计数器状态表000011112110310141005011601070018000三位异步二进制减法计数器的时序图2．十进制计数器十进制计数器是在二进制计数器的基础上得到的，因此也称为二—十进制计数器。四位二进制计数器有16个稳定状态（0000～1111），可用其中的十个状态分别对应每一位十进制数的0～9共10个数码。这种用一组四位二进制数来表示一位十进制数的编码方式称BCD码。常用的BCD码是“8421”码，它用0000～1001前10种状态表示0～9十个数码。8421码十进制加法计数器状态表CP8421码十

进

制

数0000001000112001023001134010045010156011067011178100089100191000000。

选用4个下降沿触发的JK触发器F0、F1、F2、F3构成电路，采用同步触发方式，分析状态表9-20可知，该十进制计数器电路应具有以下电路特点。从状态表可以看出，与二进制加法计数器相比较，第10个脉冲到来后不是由“1001”变成“1010”，而是恢复到“0000”状态，即要求第二位触发器F1不能翻转，保持“0”态，第四位触发器应翻转为“0”态。十进制计数器电路应具有以下电路特点。

一位同步十进制加法计数器的逻辑电路图（二）集成计数器1．集成异步二—五—十进制计数器74LS290(1)74LS290的内部电路74LS290的内部电路由4个触发器组成，由F0构成二进制计数器，由F1、F2、F3构成五进制计数器，能实现异步二进制、五进制、十进制计数功能。通过变换外部电路它可以灵活地组成其他各种进制的计数器。(2)74LS290的引脚排列图及逻辑功能示意图(3)74LS290的引脚功能(4)74LS290的逻辑功能（5）74LS290的应用二进制计数器电路五进制计数器电路8421码十进制计数器电路两片74LS290构成的100进制加法计数器2.集成同步二进制加法计数器74LS161（1）74LS161的引脚排列图及逻辑功能示意图（2）74LS161的各引脚功能（3）74LS161的逻辑功能输

入输

出×0×××0000（异步清零）↑10××（同步置数）↑1111计数×110×保持×11×0保持集成同步计数器74LS161的主要功能如下解：①用异步清零法。异步清零法是利用计数器的清零端使M进制计数器在顺序计数过程中跳越M—N个状态（M＞N）提前清零，使计数器构成N进制计数器。电路连接如图所示。令因为N

=

7，而且清零不需要CP配合，七进制计数器状态中的0111