第9章 MCS 51 单片机系统扩展(二,存储器扩展)

第9章51系统扩展下页9、1存储器系统配置一、程序存储器MCS-51最小系统51内部有4KROM52内部有8KROMMCS-51最大系统：可寻址64KB单元容量不够时就要扩展片外程序存储器上页下页回目录二、数据存储器MCS-51最小系统MCS-51最大系统：可寻址64KB单元容量不够时就要扩展片外数据存储器RAM（I/O）51子系列内部只有128BRAM52子系列内部只有256BRAM上页下页回目录系统的扩展设计:存储器I/O接口三、MCS-51系统扩展功能进行系统扩展时，单片机的引脚可构成三总线结构1、片外三总线结构上页下页回目录ALEP3.1P3.2P3.3P3.4P3.5P3.6P3.7P3.0EAPSENRST803180518751VccVssP1口P2口P0口373GE+5VA0~A7A8~A15D0~D7I/OXTAL1XTAL2RXDTXDINT0INT1T0T1WRRD控制总线CB数据总线DB地址总线AB上页下页回目录CPU微处理器RAMI/OROMCBUSDBUSABUSCBUS：控制总线，方向不确定DBUS：数据总线，双向三态ABUS：地址总线，单向三态利用三总线可方便的进行系统的扩展设计:……⑴地址总线AB（A0~A15）宽16位片外寻址64KB⑵数据总线DB（D0~D7）宽8位⑶控制总线CB系统扩展用的控制总线有：PSENEAALERESETRDWR地址总线由P0口提供地址低8位。地址总线由P2口提供地址高8位P0口是地址/数据复用线，在地址有效时，ALE↓锁存到片外地址锁存器保存;数据总线由P0口提供，该口为三态双向口。上页下页回目录P0的驱动能力：驱动8个TTL门P1

、P2、

P3的驱动能力：驱动4个TTL门2、总线驱动能力单向总线驱动器74LS244双向总线驱动器74LS245当应用系统规模过大，超过总线的驱动能力时，系统不可能可靠工作，此时应加总线驱动器。PSEN片外取指（片外程序存储器读）信号输出端ALE地址锁存信号。用↓锁存P0口的低8位地址RD/WR

用于片外RAM的读写控制，执行MOVX时，这两个信号，在P3.7/P3.6上自动产生上页下页回目录存储器设计要点：⑴外部存储器的操作时序，以及所使用

控制信号的作用⑵找出8031和存储器芯片之间引脚接线的对

应关系，将其相应的数据线、地址线和控

制线正确连接⑶地址译码选择集成度高的芯片，若需多片则应选择容量相同的芯片，以简化电路的设计。上页下页回目录选择片选信号程序存储器扩展设计一、外部程序存储器操作时序PSEN片外取指（片外程序存储器读）信号输出端ALE地址锁存信号。用↓

锁存P0口的低8位地址MCS-51单片机访问外部ROM，使用的控制信号为：上页下页回目录E1Q1D2D2Q3Q3D4DGND4Q74LS37312345678910141617181915131211208Q8D7D7Q6Q6D5DG5QVCC（b）74LS373引脚图A0～A7P0.0～P0.7ALE1D～8D1Q～8QGE（c）74LS373电路连接图上页下页回目录74LS373表5-574LS373的功能表EG功能

01直通（Qi=Di）00保持（ Qi保持不变）

1×输出高阻工作原理：输入控制端G“1”输出和输入端数据相同“0”（1D～8D）数据锁入（1Q～8Q）三态使能端E“1”三态门输出呈高阻三态门开放,其输出为锁存器的输出“0”上页下页回目录3、常用的地址译码器常用的地址译码器是：3-8线译码器74LS138双2-4线译码器74LS13974LS13812345678910141615131211ABCG2AG2BG1GNDY7Y6Y4Y3Y2Y1Y0Y5VCC8个输出端3个选择输入端3个允许输入端上页下页回目录Y0Y1Y2Y3Y4Y5Y7Y6111111111111111111111111111111110111111110111111110111111110111111110111111110110110110100100100100100100XX

000001011010X010101CBAG2BG2AG1100110

11111101100111

11111110输入输出74LS138译码器真值表上页下页回目录禁止允许三、程序存储器扩展设计程序存储器设计要点：⑴外部程序存储器的操作时序，以及所使用

控制信号的作用⑵找出8031和存储器芯片之间引脚接线的对

应关系，将其相应的数据线、地址线和控

制线正确连接⑶地址译码选择集成度高的芯片，若需多片则应选择容量相同的芯片，以简化电路的设计。上页下页回目录选择片选信号A6A7A5A0A1A2A3A4A13A8A9A10A11A12Q1Q0Q2Q7Q6Q5Q4Q3VccGNDVPPOECE271281D2D3D4D6D5D8D7D1Q2Q3Q4Q6Q5Q8Q7QGEVccGND+5V74LS373P0.1P0.2P0.3P0.4P0.5P0.6P0.7P0.0P2.1P2.2P2.3P2.4P2.5P2.6P2.7P2.0P3.1。。。P3.7P3.0P1.1。。。P1.7P1.0XTAL1XTAL2VccEAALEPSEN8031VSS+5V1、线地址译码法扩展16KBEPROM上页下页回目录=0线地址0000H3FFFH～4000H7FFFH～=0=1P0.1P0.2P0.3P0.4P0.5P0.6P0.7P0.0P2.1P2.2P2.3P2.4P2.5P2.6P2.7P2.01、线地址译码法扩展16KBEPROMA6A7A5A0A1A2A3A4A13A8A9A10A11A12CE0×000000000000000×11111111111111基本地址范围：0000H～3FFFH重叠地址范围：4000H～7FFFH结构特点：地址范围：⑴EPROM由PSEN进行读选通控制，8031的EA接地⑵

用一根线(P2.7)去选择芯片，P2.7=0，选中该片⑶P2.6悬空产生地址重叠

上页下页回目录271288031EA。。。P0.7P0.0P2.6P2.5P2.4P2.3P2.2P2.1P2.0P2.7ALEPSEN80311D～8DGE1Q～8Q74LS373Q0～Q7CEOEA0～A122764⑵Q0～Q7CEOEA0～A122764⑴Q0～Q7CEOEA0～A122764⑶74LS1392Y32Y22Y12Y0VCC2A2B2GGND+5VA0～A7A8～A12D0～D7片选0片选1片选20000H～1FFFH2000H～3FFFH4000H～5FFFH2、部分地址译码法扩展24KBEPROM上页下页回目录2、部分地址译码法扩展24KBEPROMP2.5P2.6P0.1P0.2P0.3P0.4P0.5P0.6P0.7P0.0P2.1P2.2P2.3P2.4P2.0A6A7A5A0A1A2A3A4A8A9A10A11A12选中地址000110111111111111100000000000001111111111111000000000000000000000000001111111111111片⑴片⑵片⑶0000H1FFFH2000H3FFFH4000H5FFFH地址范围：结构特点：⑴8031内部无ROM，所以EA接地，EPROM由PSEN进行读控制⑶用译码后的部分地址选择芯片，叫部分地址译码⑵用地址译码信号选择某片片选上页下页回目录

数据存储器扩展设计一、外部数据存储器操作时序可寻址256B外部数据存储器可寻址64KB外部数据存储器访问外部RAM用专门指令MOVX，共4条指令符号说明MOVXA，＠RiMOVX＠Ri，AMOVXA，＠DPTRMOVX＠DPTR，A上页下页回目录二、常用数据存储器芯片常用的静态RAM芯片为：6264621286225612345678914131211102325262728242221201816151719NCA12A7A6A5A4A3A2A1A0D0D1D2D3D4D5D6D7GNDA10A9A8A11CS1VCCCEOEWE地址输入线双向三态数据线片选线读出选通线写允许信号输入线电源线1、静态RAM芯片6116、6264、62128、62256等上页下页回目录2KB8KB16KB32KB地线11根13根14根15根D0～D7：三态数据线CE：片选线OE：读出选通线WE：写允许信号输入线VCC：电源线，接+5VGND:接地A0～Ai：地址输入线，

i=10（6116），i=12（6264）

i=13（62128），i=14（62256）上页下页回目录

常用静态RAM芯片的技术指标：型号611662646212862256容量（KB）281632引脚方式CEOEWED0～D7表5-96116/6264/62128/62256操作方式读001输出DOUT维持1

××

高阻三态

写010输入DIN上页下页回目录1、8051扩展2KBRAMP0.1P0.2P0.3P0.4P0.5P0.6P0.7P0.0P2.1P2.2P2.3P2.4P2.5P2.6P2.7P2.0A6A7A5A0A1A2A3A4A8A9A100

0

000

0

0000

01

1

111

1

1111

1⑴控制信号使用WR和RD。⑵WR和RD分别与6116的WE和OE端相连结构特点：地址范围：上页下页回目录0

0

000

0

0000

1…………0000H0001H07FFH～基本地址范围：

0000H07FFH～61168031CE接地000000000000000111111111111111基本地址范围：0000H～7FFFH2、8031扩展32KBEPROM和32KBRAMP0.1P0.2P0.3P0.4P0.5P0.6P0.7P0.0P2.1P2.2P2.3P2.4P2.5P2.6P2.7P2.0A6A7A5A0A1A2A3A4A8A9A10A11A12A13A14结构特点：⑴EPROM和RAM共用地址总线和数据总线⑵控制总线除ALE外，EPROM由PSEN进行读选通，RAM由RD和WR进