第3讲工艺和器件级LP(多VDD,多阈值,门控)

上课手机关了吗？讲义内容LP需求、必要性便携和电池，散热和封装制冷成本，器件极限和可靠性、性能极限，环保功耗源电路级LP技术工艺级LP技术逻辑（门）级LP技术RTL级LP技术算法级LP技术体系结构级LP技术系统级LP技术EDA技术动态、泄漏、短路、静态封装、低VDD、多VDD、多VT逻辑风格降低gltich、信号同步、门控时钟并行、流水线、预计算减运算，运算替换，编码LP设计方法学、设计流程、库、EDA厂家工具介绍异步电路，功耗管理，动态电源电压调整，门控功耗度量跳变能耗、峰值功耗、平均功耗、功耗延迟积模拟实现还是数字实现？模拟LP设计影响因素，数/模选择原则低摆幅，电荷循环利用上一讲分析了功耗源目的是有的放矢地进行LP四种功率源泄漏直通静态动态第3讲工艺和器件级的LP技术本讲内容工艺和器件级最低层级工艺设计师的天地IC设计师仍有作为制造特征尺寸电源电压阈值电压栅介质材料封装信号从die上的pad到chip上的leg（foot）本讲内容降低动态功耗特征尺寸选择先进工艺，以降低节点电容电源电压降低电源电压，以降低动态功耗封装降低压点上的动态功耗降低泄漏功耗开发LP新工艺阈值电压采用多阈值技术，在不影响电路速度的情况下降低亚阈值泄漏功耗衬底电压控制电路的实现栅介质采用高K栅介质，在不影响电路速度的情况下减小栅极泄漏功耗工艺级LP设计实例

FFT芯片的LP实现降低动态功耗—特征尺寸降低动态功耗特征尺寸选择先进工艺，以降低节点电容电源电压降低电源电压，以降低动态功耗封装降低压点上的动态功耗降低泄漏功耗开发LP新工艺阈值电压采用多阈值技术，在不影响电路速度的情况下降低亚阈值泄漏功耗衬底电压控制电路的实现栅介质采用高K栅介质，在不影响电路速度的情况下减小栅极泄漏功耗工艺级LP设计实例

FFT芯片的LP实现特征尺寸选择先进工艺，可降低节点电容栅电容和漏电容PN结寄生电容互连线寄生电容通常互连线层数较多，有利于降低节点电容MIPS从0.8m工艺改为0.64m，工艺改变使同一微处理器功耗降低25％先进工艺有利于LP先进工艺特点低节点电容低K绝缘介质、小尺寸，导致低节点电容低电阻率的导电金属层由AL互连改为Cu互连多层互连线，在布线阶段，可考虑每个节点的活性，优化互连线，缩短活性高的节点的连线，降低寄生电容C低VDD加工成本高结论在加工成本允许范围内，尽可能选用先进工艺降低动态功耗—电源电压降低动态功耗特征尺寸选择先进工艺，以降低节点电容电源电压降低电源电压，以降低动态功耗封装降低压点上的动态功耗降低泄漏功耗开发LP新工艺阈值电压采用多阈值技术，在不影响电路速度的情况下降低亚阈值泄漏功耗衬底电压控制电路的实现栅介质采用高K栅介质，在不影响电路速度的情况下减小栅极泄漏功耗工艺级LP设计实例

FFT芯片的LP实现降低电源电压工艺进步电源电压下降从5V降到3.3V，功耗降低56％微处理器设计厂商一般都有低电压微处理器降低电源电压会带来性能下降如何既LP又不影响电路性能？采用特殊电路设计技术采用的主要技术：并行技术，流水线技术等代价是增大面积面积越来越便宜采用多电源电压技术在关键路径使用高电源电压在非关键路径使用低电源电压实际芯片中如何应用多电源电压技术？为了减小多电源电压时物理布线的复杂度，具有相同电源电压的门在电路拓扑图中以簇组织，芯片被划分成多个不同区域（电压岛）几种多VDD技术的LP试验结果电源电压为5V和4V时，功耗平均分别降了22.97％、7.17％、13.34％电源电压为5V和3V时，功耗平均分别降了32.28％、8.99％、43.18％电源电压为5V、4V和3V时，功耗平均分别降了34.72％、17.6％、44.97％几种多VDD技术的LP试验结果当代SOC设计中采用的多VDD技术静态多电压：StaticVoltageScaling(SVS)differentblocksorsubsystemsaregivendifferent,

fixedsupply

voltages.动态多电压：Multi-levelVoltageScaling(MVS)ablockorsubsystemisswitchedbetweentwoormorevoltagelevels.Only

afew,fixed,discretelevelsaresupportedfordifferentoperatingmodes.动态变电压/频率：DynamicVoltageandFrequencyScaling(DVFS)A

largernumberofvoltagelevelsaredynamicallyswitchedtofollowchanging

workloads自适应变电压：AdaptiveVoltageScaling(AVS)anextensionofDVFSwhereacontrolloopis

usedtoadjustthevoltage多VDD技术的实施条件

单元库要支持多电压要提供电平转换单元（Levelshifters）要提供隔离单元（IsolationCells，clamps/fencinglogic）当某一区域powerdown后，需要断开该区域与外界的通信该区域的驱动其他活动区域的输出信号不能浮置，不能引入附加延迟要提供门控电源单元（Power-gatingCells）用MTCMOS（multi-threshold-CMOS）或休眠MOS管实现用状态记忆门控电源寄存器或锁存器实现（stateretentionpowergating，SRPG）；SRPG保存掉电前的逻辑状态，并在该区域掉电后仍对SRPG供电Levelshifters

&clamps不同电压域之间的信号传递：电平转换&信号隔离CharacterizationandSTA（statictiminganalysis）单元库的特征化和整个芯片的STA都不再基于一个固定电源电压进行，更加复杂Floorplanning,Powerplanning,Grids增大布局和电源网格的复杂度Boardlevelissues芯片的驱动电路板需提供多电源（regulators）Powerupandpowerdownsequencing上电顺序很重要，否则可能导致死锁（deadlock）多VDD技术的挑战VoltageScalingInterfaces–LevelShifters信号从低电压域到高电压域时，为什么需要？0.9V信号驱动1.2V门会导致门的NMOS和PMOS支路均导通，引起直通功耗标准单元库是基于上升/下降延迟小、满摆幅的输入信号进行特征化的。低摆幅信号接入高电压库单元时，会导致一个域中的driver和另一个域中的receiver的信号上升/下降时间恶化，导致时序出错和过大直通功耗最佳解决之道送入各域的信号都符合该域对输入信号的电压摆幅、上升/下降时间要求用levelshifters做域间缓冲器把时序和电压摆幅问题在每个域的边界处解决掉，每个域内部时序不受外来信号特性影响，降低设计难度UnidirectionalLevelShifters其设计是模拟电路设计问题通常设计为单向应用中的问题用于staticvoltagescaling没问题用于MVS、DVFS、AVS时会有麻烦设计师必须让各电压域之间有确切的关系，才能使用这种单向LevelShifter“alwayshigher”,“alwayslower”,“alwaysthesame.”设计双向LevelShifter从系统角度看有好处，但还存在实际困难LevelShifters–HightoLowVoltageTranslation按理讲：信号从高电源域出来送到低电压域，可以不用专门做shifter为什么还要专门做？为了时序安全若直接接入，则整个库需要重新进行特征化，才能支持精确的静态时序分析即库中每个门都必须针对任意输入电压摆幅进行特征化若采用专门做的高到低转换库单元该库单元已针对电平转换需要进行了特征化不需要整个库重新特征化LevelShifters–HightoLowVoltageTranslation工作原理两级反相器构成的buffer，会引入一定时延，但对时序影响甚小只用VDDL即可LevelShifters–Low

to

HighVoltage

Translation若低压域信号直接接入高压域？driver方电压低，驱动能力弱，接收方输入信号上升/下降时间长，导致较大直通功耗Clocktree穿过不同电压域时，域界面处buffer的上升/下降时间变差，会增大时钟偏斜必须设计专门的levelshifter提供快速的、全摆幅的信号到高电压域设计工具可对它精确建模，用于准确的时序分析有多种实现结构一种简单结构的Low-to-Highlevelshifter需VDDL和VDDH，共享VSS对这种库单元在很大电压范围内进行特征化，保证静态时序分析的正确与高到低shifter相比，引入的延迟大用于关键路径上的不同电压域模块时，需考虑shifter延迟以及物理布线约束LevelShifters–Low

to

HighVoltage

TranslationLevelShifterPlacement电平转换器的放置高到低的转换器通常放置在低压域因为它只使用VDDLLevelShifterPlacement低到高的转换器可放置在低压域、高压域或两域中间由于转换器需VDDL和VDDH，电源线布线会复杂；0.9V电源线需要穿过1.1V区到达1.2V区LevelShifterPlacement建议放置在高压域原因是：转换器中的输出驱动级需要较大驱动电流以驱动高摆幅电路，输入级需要的驱动电流相对较小若放置在0.9V低压区，则1.2V电源线需穿过1.1V电压域，长连线导致IR压降增加，不利于使输出驱动级的驱动能力最大化输出驱动级输入级LevelShifterPlacement低到高的转换器建议放置在高压域若两个域间距足够小，库中buffer的驱动能力足够大，则在低压域放置一个驱动buffer即可若需在1.1V域加Buffer，则电源线布线复杂AutomationandLevelShifters电平转换器不影响电路功能只是buffer现代综合工具自动插入不需改动RTL文件EDA工具允许设计者指定放置策略低到高转换器放置在低压域、高压域、中间地带？设计者指定插入条件哪一个模块需要插入？电压差超过多少时插入？LevelShifterRecommendationsandPitfalls建议放置在目标域低到高转换器会引入显著延迟，在设计关键路径模块时需注意这个问题不同电压域之间究竟该插入低到高还是高到低转换器，这个问题需明确缺点若不同电压域之间电压高低关系是变化的，那就需要特殊的转换器来满足这个需要，会使得时序验证变的复杂TimingIssuesinMulti-VoltageDesignsClocksClock信号需通过levelshifter穿行于各电压域要保证把时钟偏斜控制在一定范围内增大了时钟树综合工具的工作量对Multi-levelVoltageScaling(MVS)技术，更增加该问题复杂度TimingIssuesinMulti-VoltageDesignsStaticTimingAnalysis静态多电压时时序分析不算太复杂，EDA工具可以解决得很好只需根据各模块所使用的电压值，对库进行特征化，即可得到精确的时序信息MVS技术会给EDA工具带来挑战一个模块在不同工作模式下需要不同的电源电压对于不同电源电压，必须提出不同的时序约束综合后的电路，必须同时在0.9V和1.1V时都满足各自的时序约束PowerPlanningforMulti-VoltageDesign为各电源域供电需要各自的电源网络需要布线布通从压点到各电压域的电阻小（IR降小）对于倒焊（flip-chip）芯片可以在各电压的上方设置一个电压PAD布通和IR降的压力较小对于传统的边焊芯片电源只能从芯片周边的压电点引到内部的各电压域布通和IR降的压力较大多电压域的数目可能要限制一下只有能显著LP的域才采用多电压SystemDesignIssueswithMulti-VoltageDesigns上电次序问题各电压精确地同时上电不现实需明确定义各电压域的上电次序，以保证芯片正常工作一些IP本身就要求按一定次序上电一种解决上电问题的方法首先，保证SOC各模块均已完成初始上电（power-on-resetSchmittcircuit）然后，由定时器（timer）来判定PLL（Phase-Locked-Loops）和clock是否已稳定下来最后，用握手协议来掌控更复杂的DVFS上电问题SystemDesignIssueswithMulti-VoltageDesigns需控制好各电源电压的上升/下降过程系统在运行过程中，电源电压经常会被改变要避免电压过高冲（overshoot）或过低冲（undershoot）高冲或低冲超过目标电压一定限度，会引起电路出错或死锁解决方法控制好初始加电过程控制好芯片工作后voltageregulator的性能电源控制软件电源电压控制器通常由CPU运行电源控制软件来控制与其他系统软件集成在一起MVS/AVS每个区域选择一个电源电压后不再改变不同任务对性能的要求不同，IC性能在动态变化；各任务所需性能的高低由系统软件来标识，并告知硬件所需电压值；静态多电压的一种实现由高VDD区到低VDD区可以不需电平转换电路由低VDD区到高VDD区需电平转换电路提供隔离采用静态多电源电压技术的SOC的分析与设计多电源电压技术使版图设计复杂化，主要是实现各模块与对应的电源电压线的互连过去，需设计者手工插入特定的电平转换电路单元（实现信号电平转换）和clamp电路单元（提供隔离），要考虑布局、与相应VDD的互连等问题过去，分析MVS设计的芯片也困难，因为用传统的层级化建模方法为各电压岛建模对先进的工艺来说可能不够准确目前方法ARM1136核有3400个信号要从0.8V电压岛到1.0V电压岛，需要3400电平转换器ARMArtisan库提供了电平转换器单元和clamp单元，CadenceEncounter设计系统自动插入单元，自动连接相应VDD，自动根据时序、信号完整性、电源线布线，优化布局针对CadenceEncounterNanoRouteroutingengine，Cadence和ARM合作优化设计了电平转换器电路动态变电压原理通过仿真，分析SOC各种工作态对各电路模块的性能要求（性能态），此阶段被成为SOC的特征化（characterizationoftheSOC）在考虑了工艺偏差、温度变化和电源线IR等影响后，确定各性能态所需最小电源电压设计出能提供多种电压的电源调制电路（supplyregulationcircuits－SRC），并考虑该电路模块与SOC的通信方式有的把SRC集成到SOC中已用于多个投放于市场的产品中DVS的关键在于找出合理的任务调度的方法任务内动态的调整电压的方法HFSM-SDF（层次化状态机-同步数据流模型）RPI（实时任务执行路径识别）VS（电压调整器）计算电压改变的比率：动态变电压动态变电压的LP效果和基于最差执行路径进行DVS的方法(WCEP)比较，可节省20.7%的功耗；和基于平均路径进行DVS的方法(ACEP)比较，可节省12.7%的功耗；和简单的切断电源的方法比较，可节省35.5%的功耗在任务内准确执行路径的DVS的方法自适应变电压（AVS）由NationalSemiconductor发明

商标：PowerWise原理SOC中嵌入监控器（monitor），监控器监控其电压岛的在当前电源电压下的工作速度来自于监控器的数据被modecontrol分析后，通过一个专用接口，把信息发送给电源调制电路以改变电源电压监控器内嵌在SOC中，自然就考虑了工艺偏差、温度变化和电源线IR的影响PowerWise还可以减小泄漏功耗对双阱工艺，动态调节MOS管的“体”端电压，改变阈值电压采用AVS和TS的图像处理ICTS－ThresholdScaling处理器各处理独立任务、有不同性能态，分别采用AVS和TSInter-CoreCommunicationsUnit实现处理器之间的通信0.13um双阱CMOS工艺每个处理器有一个专用的外设处理模块，分别采用TS采用多VDD技术的IC优化过程多电压中的布局规划多电压的LP效果ARM1136JF-S（来自ARM公司）；ARMArtisan库同一逻辑功能的库单元采用了不同阈值，并支持多电压操作芯片速度要求是350MHz低VDD会低速度，因此需根据速度要求，确定电路的各部分适用的VDD，即电压区域划分（电压岛的划分）关键路径模块用90nm工艺的标准VDD，1.0V。非关键路径模块用0.8V电源电压，可降低36%的动态功耗动态多电压和变电压的LP效果P随f的变化FV：FixedVoltage；1.2VDV：DynamicVoltage；1.2V和0.9VAV：AdaptiveVoltage；从1.2V到0.7V的三种process/temperature情况下电源电压降低的极限电源电压能否无限下降？电源电压的理论极限MOSFET工作在亚阈区（VG<VT）对反相器：直流增益G必须大于1为了健壮性，Gmax取10。n＝1.5时，VDD＝0.141972年至今陆续设计出电源电压为0.2伏的CMOS芯片该理论极限也适用于工作于强反型区的晶体管实际取2-3倍VT由第一讲结果可知，此时功耗延迟积最小噪声容限限制器件特性变坏限制降低动态功耗—封装降低动态功耗特征尺寸选择先进工艺，以降低节点电容电源电压降低电源电压，以降低动态功耗封装降低压点上的动态功耗降低泄漏功耗开发LP新工艺阈值电压采用多阈值技术，在不影响电路速度的情况下降低亚阈值泄漏功耗衬底电压控制电路的实现栅介质采用高K栅介质，在不影响电路速度的情况下减小栅极泄漏功耗工艺级LP设计实例

FFT芯片的LP实现I/O的节点电容对动态功耗的影响功耗根源驱动片外大电容负载片外负载电容量级：5

~几十pF片内节点电容量级：几十fF传统封装工艺

每个管脚电容：13-14pF 压点：10pF；印刷电路板：3-4pF内部操作功耗与I/O功耗比较实例－

32×32乘法器的“乘”操作能耗32×32位“乘”操作所需的最小能耗“Designtechniquesforenergyefficientandlow-powersystems”,Journalofsystemsarchitecture,2000,vol46,Iss1取数据的I/O能耗32×32位“乘”所需最小能耗从memory取数据时，容性I/O消耗的能量取数据的I/O能耗和乘操作能耗比较从memory取数据时，一个容性I/O消耗的能量采用24-bit地址字、3-bit控制字，传输32-bit数据能耗32×32位“乘”所需最小能耗对0.25微米1.8V工艺乘法操作能耗更小I/O能耗基本不变如何降低I/O上的动态功耗？功耗根源驱动片外大电容负载（量级：5

~几十pF）片内节点电容量级：几十fFLP策略减少外部输出，从而避免驱动大电容负载在一个衬底上多芯片集成（SOC）降低外部输出信号频率降低外部输出信号摆幅尽量减小片外负载选择LP的封装方式

SIP（systeminapackage）选择LP的封装形式封装的作用为die提供机械支撑、保护和电热连接LP的封装一代IC需要一代封装80年代之前：以DIP（

dualin-linepackage）为代表的通孔封装引脚少，间距固定，寄生电容大80年代：以QFP（

(dualflatpackage)）、SOP（smallout-linepackage）为代表的表面贴装引脚多、密，间距可调，寄生电容减小90年代：以BGA（焊球阵列封装）为代表在底部安装引线，寄生电容更小，高速、LP选择LP的封装形式SIPsysteminapackage多个die、无源元件集成在一个封装里DSP、MCU、FlashMemory、RF、MEMS、C、L等可显著降低I/O功耗，提高性能美国佐治亚理工设计的SLIM在封装效率、性能、可靠性方面提高10倍功耗、尺寸和成本显著下降一般用于小量、低成本、应用周期短的产品SOC用于大量、应用周期长的高端产品针对电路特点开发的两个LP工艺延迟小，泄漏时间短，开关功耗小，静态功耗大适于高跳变率的静态逻辑延迟大，泄漏时间长，开关功耗大，静态功耗小适于低跳变率的静态逻辑和动态逻辑（泄漏时间较长）1995，100MHz32-bitDSP,0.9v,4mW,0.25um降低泄漏功耗—新工艺降低动态功耗特征尺寸选择先进工艺，以降低节点电容电源电压降低电源电压，以降低动态功耗封装降低压点上的动态功耗降低泄漏功耗开发LP新工艺阈值电压采用多阈值技术，在不影响电路速度的情况下降低亚阈值泄漏功耗衬底电压控制电路的实现栅介质采用高K栅介质，在不影响电路速度的情况下减小栅极泄漏功耗工艺级LP设计实例

FFT芯片的LP实现泄漏功耗—困扰先进工艺的核心问题泄漏电流包括亚阈值泄漏、PN结泄漏、栅泄漏、栅漏泄漏（gateinduceddrainleakage，GIDL)等泄漏功耗占总功耗的百分比小于5％，0.25µm20-25％，130nm40％，90nm50-60%，65nm130nm工艺0.7V的Vth，泄漏电流约10-20pA/晶体管0.3V的Vth，泄漏电流约10-20nA/晶体管1M个晶体管，泄漏电流为8mA[1]困扰CMOS技术进步多年必须改进工艺，改进器件结构，保障器件特性并降低泄漏电流不损害性能当代CMOS工艺的泄漏功耗问题泄漏功耗的增大会以指数关系增大芯片的失效率降低方法工艺级控制器件的物理结构尺寸（氧化层厚度、结深等），并且改变器件的注入情况可以使泄漏电流减小工艺设计师的职责电路级控制每个MOSFET的四个端（漏、栅、源、衬底）上的电压，可以有效地调整晶体管的阈值电压和泄漏电流电路设计者的工作TI公司TexasInstruments05年9月宣布解决了65nm工艺的过大的泄漏电流问题从90nm工艺进步到65nm采用了名为SmartReflex的工艺技术，在器件、电路设计和软件设计三方面解决功耗和性能问题并不是单独从采用高K介质解决栅泄漏问题Intel公司有两个65nm工艺P1264，针对高性能IC，已在2003年量产P1265，针对超低功耗IC，05年9月在流片测试工艺用于手机、PDA、低功耗CPU等芯片生产AMD等公司都在研发LPCPU05年9月宣布，通过改进其P1264工艺，晶体管中的亚阈值泄漏、PN节泄漏、栅氧化层泄漏得到降低增加了栅氧化层厚度，牺牲了性能调整沟道注入，提高阈值电压提高源漏区注入，实现超浅结P1265工艺，针对IC设计/制造中的功耗和泄漏问题，基于P1264开发Intel的第一条专门针对超低功耗IC，量身打造的工艺泄漏电流仅0.1nA/micron（P1264为100nA/micron，相差1000倍）适当牺牲了性能：晶体管速度比高性能65nm工艺慢2倍8-metal，铜互连，低K电介质层，应变硅技术（strained-silicon）

NEC公司超低功耗工艺目标针对移动用芯片的设计和制造把目前传统SOC的功耗降为原来的1/30，使电池充电一次的使用寿命延长为目前的10倍工艺节点瞄准为65nm和45nm对于需要降低泄漏电流的IC，栅泄漏和GIDL比亚阈值泄漏大在低泄漏工作模式下，体偏置方法会增大GIDL减少泄漏电流的措施降低亚阈值泄漏采用对体偏置电压比较敏感的结构，体偏置方法不能降低GIDL和栅泄漏降低栅泄漏高K（HfSiON），高K也能降低GIDL降低GIDL沟道改进以降低GIDL05年9月时静态泄漏电流的实验室水平NFET为1.4pA，PFET为0.3pA降低泄漏功耗—阈值电压降低动态功耗特征尺寸选择先进工艺，以降低节点电容电源电压降低电源电压，以降低动态功耗封装降低压点上的动态功耗降低泄漏功耗开发LP新工艺阈值电压采用多阈值技术，在不影响电路速度的情况下降低亚阈值泄漏功耗衬底电压控制电路的实现栅介质采用高K栅介质，在不影响电路速度的情况下减小栅极泄漏功耗工艺级LP设计实例

FFT芯片的LP实现阈值电压和功耗、延迟的关系阈值电压的改变对功耗、延迟的影响VT较小，则增大亚阈值泄漏功耗，但可降低延迟，提高速度VT较大，则减小亚阈值泄漏功耗，但增大延迟，降低速度不希望牺牲任何一个指标，如何解决好这个矛盾关系？阈值电压的影响因素和调节方法影响阈值电压的因素？多阈值的实现方法从工艺上解决工艺本身就提供多阈值MOS管从设计上解决工艺没提供多阈值MOS管由电路设计师来解决如何解决？调节衬底偏压阈值电压的调节功函数差、氧化层厚度、掺杂等改变衬底偏置电压多阈值技术（Multi-ThresholdLogic）本质思想需要LP，则采用高阈值需要速度，则采用低阈值现代LP设计所追求的目标在不牺牲速度的前提下实现LP如何实现多阈值？目的解决先进工艺的泄漏功耗过大问题VT对延迟和泄漏功耗的影响相反延迟（速度）与泄漏功耗的关系多阈值技术（Multi-ThresholdLogic）90nm工艺多阈值技术带来的新问题多阈值技术以LP每个库单元提供三个类型：低阈值、典型阈值和高阈值综合工具根据路径的不同，自动选择所需类型的库单元，实现时序和功耗的同时优化综合的流程综合的目标是尽可能减少低阈值、高速度晶体管的数目，仅把它们用于关键路径初始综合是根据主单元库完成其后再进行一次优化综合，是根据附加库（内含多阈值库单元）若速度优先先用高速度、低阈值的库进行综合一遍再把非关键路径上的库单元替换为典型阈值或高阈值单元若LP优先先用低速度、高阈值的库进行综合一遍再把关键路径上的库单元替换为低阈值、高速度的单元多阈值技术实现LP的具体方法方法一——从空间上根据路径的不同，采用不同阈值的MOS管方法二——从时间上根据电路工作状态的不同，动态调整阈值不用路径采用不同阈值的MOS管从空间（电路拓扑结构）上关键路径用低阈值MOS管保证速度优先，不考虑LP非关键路径用高阈值MOS管既保证速度，又降低泄漏功耗不同路径采用不同阈值MOS管局限？关键路径是相对的，会发生变化仍能起到LP的作用，并保证速度双VT和单VT32位加法器的路径延迟最大延迟相同不同路径采用不同阈值MOS管根据电路工作状态动态调整阈值从时间上：根据工作状态的不同，采用多阈值工作时，低阈值，保证速度不需要工作时，高阈值，LP动态调整阈值的不同实现方法MTCMOSMulti-ThresholdVTCMOSMs:高阈值管;M1/M2:低阈值管原理工作期间：stb＝0Ms

管导通，仅引入小串阻待机期间：stb＝1Ms管处于亚阈区，

VT高阈值，Isub很小增加了高阈值PMOS，降低泄漏功耗，

增加面积、工艺成本、延迟被成为PowerGating（门控电源）技术高阈值NMOS比高阈值PMOS优越相同沟道宽度下，引入的串阻小相同驱动下，面积小用门控电源技术降低泄漏功耗门控电源（PowerGating）通过电源开关，采用物理上将电路和电源或地断开连接电源开关采用高阈值，逻辑单元采用低阈值（为多阈值MOS电路）强化关断以降低亚阈值漏电功耗强化关断方法插入PMOS（或NMOS）在standby期间，栅压为VDD＋0.4（VSS-0.4）正常工作期间，栅压为VSS（VDD）好处：一种MOS管；控制简单门控电源结合门控时钟门控电源结合门控时钟门控电源用来降低泄漏功耗门控时钟用来降低动态功耗门控电源结合门控时钟动态改变阈值技术－DTMOS调节VBS栅衬短接的MOS管在工作时：源衬结正偏，形成寄生双极管，增大导通电流在截止时：正常衬偏DTMOS比常规MOS电路LP，门延迟减少40％动态改变阈值技术－阈值电压的缩放由性能要求决定CLK的频率不同工作状态下，需要的工作频率不同阈值电压根据工作频率的不同，动态“缩放”，使电路频率在满足要求的前提下，尽可能降低亚阈值泄漏功耗SOI工艺在多阈值控制方面有一定优势优点改变衬底电压时充/放电电流小与体硅CMOS相比，SOI的衬底寄生电容小，充/放电电流比仅为体规CMOS的1/20可以通过调节背栅偏压改变阈值电压不足SOI工艺成本较高，仍不是主流工艺采用VTMOS技术的MPEG4芯片

的泄漏功耗测量结果工作时，低于10mA待机时，低于10uA用于实现反偏的电荷泵带来的电流增大仅为0.2%为了通过反馈来控制衬底偏压，需要体电势探测电路，会消耗大约1µA的电流每周期，给阱电容充/放电的能量约为50nJ实现体电压可调所需要的隔离和布线引起的面积增加约为5%从工作状态转到待机状态，需要100µs；

从待机状态转到工作状态仅需0.1µs“休眠慢唤醒快”的延迟特性可以让人接受采用VTMOS技术的MPEG4芯片

的泄漏功耗测量结果如何控制衬底偏压实现阈值电压调节？如何实现该电路？VTCMOSVariableThresholdVTCMOS动态改变衬底偏置电压工作期间：stb＝0Vnw＝VDD，Vpw＝0，VBS＝0待机期间：stb＝1Vnw＝2VDD，Vpw＝－VDD，高阈值VTCTL的电路实现VTCTL的工作原理VDD和GND:共用电源；2VDD和-VDD:另加电源待机：stb＝“1”，M1、M2关断V1＝2VDD，V3=VDD，

Vnw=2VDDV2＝-VDD

，V4=GND，Vpw=-VDD工作：stb＝“0”，M1、M2导通V1＝0＋M3关断，V3=2VDD，Vnw=VDDV2=VDD–M4关断，V4=-VDD，Vpw=GND用双脉冲电荷泵或单脉冲电荷泵产生2VDD用二极管电路或PMOS管产生-VDD实现电路参见[附录]栅极泄漏电流栅氧层厚度太厚：导通电流小太薄：只有几纳米时，隧穿效应引起的泄漏电流再不可忽视如何降低栅泄漏功耗？为了速度，只能采用薄栅氧化层在薄栅氧化层情况下，如何降低栅泄漏功耗？传统的热氧化层栅介质泄漏电流严重，已不适于LPCMOS电路系统的工艺实现采用高K栅介质层代替二氧化硅能有效抑制栅泄漏电流是90nmCMOS工艺以下的关键技术高K栅介质氮氧化物三明治结构泄漏电流降低15%，电子迁移率增大15%，空穴迁移率不变原子层淀积法形成HfO2-Al2O3薄膜快速傅立叶变换处理器FastFourierTransform(FFT)chipsStanfordUltraLowPowerTechnologyGroupDepartmentofElectricalEngineeringStanfordUniversity/projects/ulp/ulp.html背景知识何谓FFT？它是一种运算是在DFT(DiscreteFourierTransform)基础上，为了降低运算量而提出的快速、通用的DFT计算方法被广泛用于数字信号处理傅立叶变换的各种形式离散傅立叶正/逆变换的计算量FFT处理器有重要应用FFT的提出，使DFT被广泛用于各个技术领域FFT处理器在信号处理领域有重要应用LP的FFT处理器－SPIFFEE的设计要求LP性能室温下，0.5V电源电压下工作频率可超过100MHz除考虑到低功耗、高性能、深流水外，还特别考虑了高度的健壮性加入扫描链，可以对每个功能模块进行单独测试所有电路模块都被设计为可以在极低的时钟频率下工作，便于改变工作状态技术方案的选择技术方案的选择1024-point的FFT处理器采用全定制设计专门针对LP设计处理36bitfixed-pointdata(18bitsrealand18bitsimaginary)为了保证计算精度，主数据通道是20-24bits每个周期，数据通道针对的计算acomplexradix-2butterfly，包括：4个乘,6个加,6个20bit读,4个20bit写,11个地址字的计算SPIFFEE结构布局图和芯片照片

0.5µmULP（UltraLowPower）CMOS工艺SPIFFEE的有关参数460,000个晶体管包括8个128x36bitlowpowerSRAMswithhierarchicalbitlines4个16x40bitdualportedcaches2个256x40bitlowpowerROMswithhierarchicalbitlines4个20bitx20bitfullarraypipelinedmultipliers

6个24bitCLAaddersController,Voltagecontrolledoscillator,andtestcircuitrySPIFFEE的测试结果在0.4V电源下工作频率为85MHz，功耗为8mW室温下0.125V的电源电压下仍可正常工作环振在Vdd=70mV时即可正常工作77K低温下

0.027V的电源电压下即可正常工作可在61µs内完成1024pointtransform的计算，能量利用率是已有产品的75倍以上SPIFFEE中采用的LP技术能在极低电源电压下工作室温下，0.125V的电源电压下仍可正常工作77K低温下，0.027V的电源电压下即可正常工作多阈值技术芯片用可调节阈值的低阈值CMOS工艺制备，使电源电压可大幅降低所有的衬底和阱偏置都不是直接接Vdd或Gnd，而是分别外接压点，使得MOS管的阈值可调主存储器的衬底/阱的偏置单接压点，和处理器中其他电路模块的衬底/阱偏置分开SPIFFEE中采用的LP技术降低I/O端口的动态功耗I/O端口的时钟与处理器内部的时钟分开便于测试便于配置为LP工作模式I/O压点中有电压平移电路使得处理器内核的电源电压可以低于I/O压点电路的电源电压便于调节输出信号摆幅、频率便于调节处理器内核的工作电压乘法器采用流水线阵列结构SRAM和ROM采用层级化位线结构SPIFFEE的三个不同芯片SPIFFEE的三个不同芯片SPIFFEE与其他商用FFT处理器的功耗比较FFT处理器的商用产品和研究类样品很多实现方式专用的FFT处理器芯片PCB板级构成的软/硬件共同实现的用DSP实现的选择能进行1024-pointcomplextransform的进行了比较SPIFFEE与其他商用FFT处理器的功耗比较SPIFFEE与其他商用FFT处理器的功耗比较SPIFFEE与其他商用FFT处理器的功耗比较比较结果来自/~bbaas/fftinfo.html#Table只选择了其中工艺相近或更好工艺的产品进行比较结论在性能相近的情况下，SPIFFEE的能量利用率最高小结降低动态功耗特征尺寸降低节点电容。从0.8m工艺改为0.64m，功耗降低25％电源电压降低电源电压，以降低动态功耗降低电源电压而不影响性能的技术：并行，流水线，多电源电压封装降低压点上的动态功耗。压点：5－几十pF；片内节点：几十fF降低泄漏功耗开发LP新工艺阈值电压采用多阈值、变阈值技术、强化关断，在不影响电路速度的情况下降低亚阈值泄漏功耗采用VTMOS技术的MPEG4芯片的泄漏功耗：10mA－－10uA栅介质采用高K栅介质，在不影响电路速度的情况下减小栅极泄漏功耗15%工艺级LP设计实例SPIFFEE在性能相近的情况下，SPIFFEE的能量利用率是已有产品的75倍以上重点重点多电源电压LP技术多阈值电压LP技术讲义内容LP需求、必要性便携和电池，散热和封装制冷成本，器件极限和可靠性、性能极限，环保功耗源电路级LP技术工艺级LP技术逻辑（门）级LP技术RTL级LP技术算法级LP技术体系结构级LP技术系统级LP技术EDA技术动态、泄漏、短路、静态封装、低VDD、多VDD、多VT逻辑风格降低gltich、信号同步、门控时钟并行、流水线、预计算减运算，运算替换，编码LP设计方法学、设计流程、库、EDA厂家工具介绍异步电路，功耗管理，动态电源电压调整，门控功耗度量跳变能耗、峰值功耗、平均功耗、功耗延迟积模拟实现还是数字实现？模拟LP设计影响因素，数/模选择原则低摆幅，电荷循环利用

下课附录

VTCTL电路中2VDD和-VDD的产生方法VTCTL的电路实现用双脉冲电荷泵产生2VDD不需要另加2VDD电源双脉冲假设Ck1、Ck2不交叠，幅度:

0

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VDD以VDD=5V，VT=1V为例双脉冲电荷泵左电路5510555105549440V2105551055510550350V100500050005000ck250005000500050ck1V1和V2分别为与Ck1和Ck