第六章存储器

6.1概述6.1.1存储系统的层次结构6.1.2存储器的分类6.1.3存储器的基本组成6.1.4存储器的技术指标6.2半导体读写存储器6.2.1静态RAM6.2.2动态RAM6.2.3存储器的工作时序

6.3半导体只读存储器6.3.1掩膜式只读存储器ROM6.3.2可编程的只读存储器6.3.3可编程可擦除只读存储器6.4存储器与CPU的连接6.4.1存储器与CPU连接时问题6.4.2常用译码电路6.4.3存储器连接举例存储器第6

章6.1.1存储系统的层次结构概述1．主存储器—外存储器2．主存储器—高速缓冲存储器3．虚拟存储技术CPU高速缓冲存储器主存储器外存储器图6-1存储器系统的层次结构图6．1存储器的分类按存取方式分类按存储器载体分类随机存储器（RAM）只读存储器（ROM）顺序存储器（SAM）磁介质存储器半导体存储器光存储器存储器6.1.2RAM包括：SRAM,DRAM,SSRAM,SDRAM,DDRSDRAM,DDR2SDRAM,DDR3SDRAM(数据传输率1600MHz)等ROM包括：PROM,EPROM,EEPROM,FlashMemory参见文稿存储器的基本组成X地址译码器存储单元矩阵

NXM

（4096×1）Y地址译码器26A11A626A0A5n个输入缓冲器数据输入DIN写入读出输入缓冲器数据输出DOUTR/W读写输入CS片选择图6-2典型存储器的组成框图6.1.3存储器的技术指标衡量存储器的技术指标存储器容量存取周期可靠性经济性取数时间6.1.46.2半导体读写存储器静态RAM的六管基本存储单元集成度低，但速度快，价格高，常用做Cache。T1和T2组成一个双稳态触发器，用于保存数据。T3和T4为负载管。如A点为数据D，则B点为数据/D。T1T2ABT3T4+5VT5T6行选择线有效（高电平）时，A、B处的数据信息通过门控管T5和T6送至C、D点。行选择线CD列选择线T7T8I/OI/O列选择线有效（高电平）时，C、D处的数据信息通过门控管T7和T8送至芯片的数据引脚I/O。静态存储器SRAM

常用的有：6116（2K×8）、6264（8K×8）、62256（32K×8）6264SRAM引脚图6264SRAM的读写控制

动态RAM的单管基本存储单元集成度高，但速度较慢，价格低，一般用作主存。行选择线T1B存储电容CA列选择线T2I/O电容上存有电荷时，表示存储数据A为逻辑1；行选择线有效时，数据通过T1送至B处；列选择线有效时，数据通过T2送至芯片的数据引脚I/O；为防止存储电容C放电导致数据丢失，必须定时进行刷新；动态刷新时行选择线有效，而列选择线无效。（刷新是逐行进行的。）刷新放大器VF5I/OABVF1VF2VF6图6-6四管动态RAM基本存储电路C1C2VF7EDVF8ED选择线Es动态RAM的工作原理(预充电技术）预充电控制（读出前ED加电给C5,C6充电，读出同时、C5，C6给c2或c1充电，实现重写）

预充电控制I/OC5C6······状态1时，读出时充电由于动态RAM的电容很小，可能不足以驱动位线时可以采用预充电技术提高驱动能力。21141K×4

=4096=64×64=64×16×4×8每片64×64，二维译码，每行、列26发生器刷新周期，刷新信号低电平，CS有效，CE0-CE3高电平，与非门输出低电平，因此CE无效，数据不会输出。刷新计数器周期＝2ms/64。片内64行，在2ms内循环。存储器的工作时序1．存储器的读周期存储器的读周期，就是从存储器读出数据所需时间2．存储器的写周期是地址建立、写脉冲宽度和写操作恢复时间三者的总和。3．8086CPU对存储器的读/写时序读周期时序写周期时序（下一节有叙述）掩膜式ROM有双极型和MOS型两种类型6．3．1掩膜式只读存储器ROM半导体只读存储器速度快容量小容量大速度较慢6．3．2可编程的只读存储器PROM●

ROM在制作时不写入信息，用户使用时可写入自己的程序。但这种写入是一次性的，一旦写入内容后就不能更改，所以称一次性可编程序只读存储器，又称为现场可编程序只读存储器。6．3

掩膜ROM芯片所存储的信息由芯片制造厂家完成，用户不能修改。掩膜ROM以有/无跨接管子来区分0/1信息：有为0，无（被光刻而去掉）为1。

掩膜ROM和PROM一、掩膜ROM（ReadOnlyMemory）位线字线

D3D2D1D0单元01010单元11101单元20101单元30110典型的PROM基本存储电路如下图所示。芯片出厂时，开关管T1与位线（数据线）之间以熔丝相连。用户可对其进行一次性编程（熔断或保留熔丝以区分“1/0”）：

当加入写脉冲，某些存储单元熔丝熔断，信息永久写入，不可再次改写。PROM基本存储电路二、PROM（ProgrammableROM）PROM的写入要由专用的电路（大电流、高电压）和程序完成。可编程、可擦除的只读存储器——EPROM6．3．3一、EPROM（紫外线可擦除）

1.基本存储电路（1）由浮栅雪崩注入的FAMOS器件构成。（2）当浮栅有足够的电荷积累时，记录的信息为0，没有一定的电荷积累时，信息为1。（3）用户可以多次编程。编程加写脉冲后，某些存储单元的PN结表面形成浮动栅，阻挡通路，实现信息写入。（4）用紫外线照射可驱散浮动栅（浮栅上的电荷形成光电流泄漏），原有信息全部擦除（擦除后内容全为“1”），便可再次改写。GSD

FAMOS

FAMOS一般采用p-MOSFET结构,只是增加一个多晶硅浮栅；该浮栅被优质SiO2包围之，以很好保存电荷。器件工作的常态为截止状态(无沟道)，当源-漏电压Vds足够大(如-30V)时,漏结将发生雪崩倍增效应而产生出大量的电子-空穴对；其中空穴进入衬底,而部分高能电子可越过势垒注入浮栅；当浮栅所带的负电荷足够多时,即使得半导体表面反型而形成沟道,从而使MOS器件导通。这就是说,器件开始时是截止的,发生雪崩注入后才导通（据此即可检测浮栅中存储的信号）。存储在浮栅中的电子可用紫外光照射来释放(因浮栅中的电子在吸收光子后可越过势垒进入SiO2层,然后再进入衬底而释放掉)，因此FAMOS是一种可存储、可擦除信号的器件。如果在浮栅之上再增加一个栅极，即可简单地实现电擦除。

N沟道叠栅MOS管（SIMOS），其结构及符号如图（a)所示。除控制栅外，还有一个无外引线的栅极，称为浮栅。当浮栅上无电荷时，给控制栅（接在行选择线上）加上控制电压，MOS管导通；而当浮栅上带有负电荷时，则衬底表面感应的是正电荷，使得MOS管的开启电压变高，如图(b)所示，如果给控制栅加上同样的控制电压，MOS管仍处于截止状态。由此可见，SIMOS管可以利用浮栅是否积累有负电荷来存储二值数据。

（a）叠栅MOS管的结构及符号图

叠栅MOS管在写入数据前，浮栅是不带电的，要使浮栅带负电荷，必须在SIMOS管的漏、栅极加上足够高的电压（如25V），使漏极及衬底之间的PN结反向击穿，产生大量的高能电子。这些电子穿过很薄的氧化绝缘层堆积在浮栅上，从而使浮栅带有负电荷。当移去外加电压后,浮栅上的电子没有放电回路，能够长期保存。当用紫外线或X射线照射时，浮栅上的电子形成光电流而泄放，从而恢复写入前的状态。照射一般需要15至20分钟。为了便于照射擦除，芯片的封装外壳装有透明的石英盖板。EPROM的擦除为一次全部擦除，数据写入需要通用或专用的编程器。（b）叠栅MOS管浮栅上积累电子与开启电压的关系图通常可互换。引脚OE，CE都为0时，D0～D7端可读到数据。Vpp=12.5V或更高时，可写入，有专用写入器。2.典型芯片（27系列）

27162K×8bit27324K×8bit2751264K×8bit

如：27256为32K×8EPROM

Intel2716是16K位，组成2K×8的EPROM存储器芯片，双列直插式封装，24个引脚，其最基本的存储单元，就是采用如上所述的带有浮动栅的MOS管。

12716

216315A7414513612711

81092019181724232221A67

A5A4

A3A2

A1A0

D2

D1D0GNDVCCA8A9A10VPPOECS

D7

D6D5D4D3＝1时，芯片处于维持状态。二是在对芯片进行编程时，为编程控制端。：具有两种功能。一是在正常工作时，为片选信号，低电平有效。＝0时，芯片被选中，处于工作状态；二、EEPROM

特点：

1.在线改写，简单，在单一5V电源下即可完成。

2.擦除与写入同步，约10ms。有些E2PROM设有写入结束标志以供查询或申请中断。

3.一般为并行总线传输，如：2864，引脚与2764完全兼容，最大存取时间200ns，编程与工作电压均为5V。

4.具备RAM、ROM的优点,但写入时间较长。（电可改写的、可重编程的只读存储器）

EEPROM也是采用浮栅技术生产的可编程存储器，构成存储单元的MOS管的结构如图(c）所示。它与叠栅MOS管的不同之处在于浮栅延长区与漏区之间的交叠处有一个厚度约为80埃的薄绝缘层，当漏极接地，控制栅加上足够高的电压时，交叠区将产生一个很强的电场，在强电场的作用下，电子通过绝缘层到达浮栅，使浮栅带负电荷。这一现象称为“隧道效应”，因此，该MOS管也称为隧道MOS管。相反，当控制栅接地漏极加一正电压，则产生与上述相反的过程，即浮栅放电。与SIMOS管相比，隧道MOS管也是利用浮栅是否积累有负电荷来存储二值数据的，不同的是隧道MOS管是利用电擦除的，并且擦除的速度要快得多。

图c隧道MOS管剖面结构示意图

EEPROM电擦除的过程就是改写过程，它是以字为单位进行的。EEPROM具有ROM的非易失性，又具备类似RAM的功能，可以随时改写（可重复擦写1万次以上）。目前，大多数EEPROM芯片内部都备有升压电路。因此，只需提供单电源供电，便可进行读、擦除/写操作，为数字系统的设计和在线调试提供了极大的方便。

Flash闪存快速擦写,但只能按块编程。快闪存储器存储单元的MOS管结构与SIMOS管类似，如图（d)所示。但有两点不同，一是快闪存储器存储单元MOS管的源极N+区大于漏极N+区，而SIMOS管的源极N+区和漏极N＋区是对称的；二是浮栅到P型衬底间的氧化绝缘层比SIMOS管的更薄。这样，可以通过在源极上加一正电压，使浮栅放电，从而擦除写入的数据。由于快闪存储器中存储单元MOS管的源极是连接在一起的，所以不能象E2PROM那样按字擦除，而是类似EPROM那样整片擦除或分块擦除。整片擦除只需要几秒钟，不像EPROM那样需要照射15到20分钟。快闪存储器中数据的擦除和写入是分开进行的，数据写入方式与EPROM相同，需输入一个较高的电压。图d快闪存储器存储单元MOS管剖面结构示意图

AT24Cxx8位,串行接口EEPROM存储器。AT24CXXAT24C01/02/04/08/16是低工作电压的1K/2K/4K/8K/16K位串行电可擦除只读存储器，内部组织为128/256/512/1024/2048个字节，每个字节8位，该芯片被广泛应用于低电压及低功耗的工商业领域。引脚说明：串行时钟信号引脚(SCL)：在SCL输入时钟信号的上升沿将数据送入EEPROM器件,并在时钟的下降沿将数据读出。串行数据输入/输出引脚(SDA)：SDA引脚可实现双向串行数据传输。该引脚为开漏输出，可与其它多个开漏输出器件或开集电极器件线或连接。器件/页地址脚(A2,A1,A0)：A2、A1和A0引脚为AT24C01与AT24C02的硬件连接的器件地址输入引脚。AT24C01在一个总线上最多可寻址八个1K器件，AT24C02在一个总线上最多可寻址八个2K器件，A2、A1和A0内部必须连接。AT24C04仅使用A2、A1作为硬件连接的器件地址输入引脚，在一个总线上最多可寻址四个4K器件。A0引脚内部未连接。AT24C08仅使用A2作为硬件连接的器件地址输入引脚，在一个总线上最多可寻址两个8K器件。A0和A1引脚内部未连接。AT24C16未使用作为硬件连接的器件地址输入引脚，在一个总线上最多可连接一个16K器件。A0、A1和A2引脚内部未连接。I2C总线协议定义如下；（1）只有在总线空闲时才允许启动数据传送；（2）在数据传送过程中当时钟线为高电平时数据线必须保持稳定状态不允许有跳变，时钟线为高电平时数据线的任何电平变化将被看作总线的起始或停止信号；起始信号：时钟线保持高电平期间数据线电平从高到低的跳变作为I2C总线的起始信号；停止信号：时钟线保持高电平期间数据线电平从低到高的跳变作为I2C总线的停止信号。6．4．11．CPU总线的负载能力●一般情况下，CPU总线的直流负载能力可带动一个标准的TTL门。2．CPU的时序与存储器的存取速度之间的配合●

CPU在取指令和进行读出操作时，都是在相应的时序控制下进行的，如读周期和写周期，已根据时钟频率和机器运算速度确定好范围。那么，在选用存储器时，它的最大存取时间要小于CPU安排的读写周期。否则，要使CPU插入等待周期，才能保证读写数据的可靠传送。6．4存储器与CPU的连接存储器与CPU连接时要考虑的问题读取时间读周期数据出现在外部数据总线CS出现时间在TA-Tco之间存储器数据输出功能关闭WE上升沿完成数据写入，数据有效必须提前Tdw有效3．●

CPU的信号电平多为TTL标准电平。当选用的存储器电平不相匹配时，它不能与CPU直接相连，必须经缓冲器进行电平转换。4．存储器的地址要合理分配●通常在微型机的主存中有RAM和ROM（EPROM）两部分。5．控制信号的连接●

CPU到存储器的控制信号，一般包括读写控制信号、片选信号、复位信号、刷新信号（对动态RAM）等，在常规情况下存储器可直接连接这些控制信号。存储器的电平信号与CPU的电平匹配8086/8088与存储器的连接以及存储器容量扩充6．4．2●由于在存储器与CPU连接时，不仅仅要考虑地址、数据和控制总线的连接，还要考虑实现这三种信息传送的有关电路，如地址译码器与锁存器、数据缓冲、控制信号的传递与加工等因素，而这些因素中最重要的便是地址译码器。它也是实现存储容量扩充的必备器件。有专用译码电路和通用译码电路（主要是138）

若用6264（8K×8bit）组成16K内存（16K×8bit）

若用2114（1K×4bit）组成1K内存（1K×8bit）位扩展D0D1D2D3D4D5D6D7D0D1D2D3D0D1D2D321142114A0A9A0A9......CSWR保证两片同时选中一次读写一个字节(用两片2114组成一个基本内存单元,字节)D0~D762648K62648K译码电路A0A12A0A12......01存储器扩展技术字扩展D0~D7CS0CS1

当存储器工作时，系统根据高位地址的译码同时选中两个芯片，而地址码的低位A0-A11也同时到达每一个芯片，从而选中它们的同一个单元。在读/写信号的作用下，两个芯片的数据同时读出，产生一个字节的输出，或者同时将来自数据总线上的字节写入存储器。

+5V74LS138G2AG2BG1D0~D7A0~A10Y0CPUA11~A13MO0~O72716(2)OECEO0~O72716(1)OE

CEO0~O72716(8)OECERDY1Y7……实现当存储器工作时，根据高位地址的不同，系统通过译码器分别选中不同的芯片，低位地址码则同时到达每一个芯片，选中它们的相应单元。在读信号的作用下，选中芯片的数据被读出，送上系统数据总线，产生一个字节的输出。

8086/8088与存储器连接1．全译码法——片内寻址未用的全部高位地址线(CPU的地址线）都参加译码，译码输出作为片选信号，使得每个存贮器单元地址唯一。

译码电路比较复杂。一般用3-8译码器或可编程器件等实现。部分译码法——除片内寻址外的高位地址的一部分来译码产生片选信号（简单）线选法——用除片内寻址外的高位地址线中的任一根做为片选信号，直接接各存储器的片选端来区别各芯片的地址。

设CPU引脚已经外围芯片（锁存器、驱动器），可以连接存贮器或I/O接口电路。以8088系统总线与SRAM连接为例，AB、CB、DB如何连？例：用4片6264构成32K×8的存贮区。片内地址连接A0~A12，高位地址线A19~A13译码后产生6264的片选信号。一般有三种译码方式：一、译码方式例1：用4片6264构成32K×8的存贮区。

1.全译码法

——高位地址线A19~A13全部参加译码，产生6264的片选信号。注：MEMW=IO/M+WRMEMR=IO/M+RD

整个32K×8存储器的地址范围：

00000H—07FFFH仅占用80881M容量的32K地址范围。用户扩展存储器地址空间的范围决定了存储芯片的片选信号的实现方式。地址总线余下的高位地址线经译码后，做各存储芯片的片选。通常IO/M信号也参与片选译码.全译码的优点地址唯一实现地址连续便于扩充次高位地址线A15~A13译码后产生片选信号区分4个存储芯片；最高位地址线A19~A16及IO/M用作片选信号有效的使能控制。２．部分译码法

——除片内寻址外的高位地址的一部分来译码产生片选信号（简单）。缺点：地址重叠，每个地址有

2（20~15）=25个重叠地址。令未用到的高位地址全为0，则称为基本存贮器地址。3．线选法

——用除片内寻址外的高位地址线中的任一根做为片选信号，直接接各存储器的片选端来区别各芯片的地址。特点：①线选法也有地址重叠区。②地址不连续，但简单。这些地址不参加译码，计算地址时默认为0芯片A19~A17A16~A13A12……A0地址范围0＃000011100…0至11…10E000H~0FFFFH1＃000101100…0至11…116000H~17FFFH2＃000110100…0至11…11A000H~1BFFFH3＃000111000…0至11…11C000H~1DFFFH

用线选法产生4片6264（0#～3#）片选信号：

A16～A13用作片选，

A19～A17未用，其它信号（数据线，读写信号）的连接同前。这时，32K存储器的基本地址范围为：注意：

软件上必须保证这些片选线每次寻址时只能有一位有效，决不允许多于一位同时有效。

实际应用中，存储器芯片的片选信号可根据需要选择上述某种方法或几种方法并用。

ROM与CPU的连接同RAM。第5章完！用户扩展存储器地址空间的范围决定了存储芯片的片选信号的实现方式。地址总线余下的高位地址线经译码后，做各存储芯片的片选。通常IO/M信号也参与片选译码。低位地址线A12~A0直接接在存储芯片上，寻址片内8K单元；次高位地址线A15~A13译码后产生片选信号区分4个存储芯片；最高位地址线A19~A16及IO/M用作片选信号有效的使能控制。例2：某微机系统地址总线为16位，实际存储器容量为16KB，ROM区和RAM区各占8KB。其中,ROM采用2KB的EPROM,RAM采用1KB的RAM,试设计译码电路.设计的一般步骤:①该系统的寻址空间最大为64KB，假定实际存储器占用最低16KB的存储空间，即地址为0000H~3FFFH。其中0000H~1FFFH为EPROM区，2000H~3FFFH为RAM区。2KB2KB2KB2KB1KB1KB1KB1KB1KB1KB1KB1KB0000H2000H3FFFH4000HROM区RAM区地址分配图②根据所采用的存储芯片容量，可画出地址分配图；确定地址分配表③确定译码方法并画出相应的地址位图。EPROM（需要4片）:容量2K，需要11根地址线；RAM（需要8片）:容量1K，只需10根地址线。对于这类译码问题的解决方法：用各自的译码电路分别产生各自的片选信号；分两次译码，即先按容量大的进行一次译码，将一部分输出作为大容量芯片的片选信号，另外一部分输出则与其他相关地址一起进行二次译码，产生小容量芯片的片选信号。Y0(1)A1174LS138ABCG2AG2BG1A12A13A14A15+5V译码器≥1≥1≥1≥1≥1≥1≥1≥1Y4Y1Y2Y3Y5Y6Y71A10(2)(3)(4)(5)(6)(7)(8)(9)(10)(11)(12)4片EPROM8片RAM

片选控制译码电路图④根据地址位图，可考虑用3-8译码器完成一次译码，用适当逻辑门完成二次译码●该存储系统的容量为64K×8位的RAM，其RAM芯片的行地址和列地址形成电路