数字电路数字电子技术第5章

第五章记忆单元电路5.2触发器5.3集成锁存器与触发器5.1锁存器5.4锁存器与触发器的VHDL描述5.1锁存器一、具有记忆功能的双稳态元件

电路结构:由两个非门交叉连接而成。GGQQ2111电路特点:有两个互补的输出端:Q和有两个稳定的状态。定义:当Q=1,=0，称为“1”状态当Q=0,=1，称为“0”状态，两个状态都能够自维持，称为“自锁”或“锁存”。“记忆”功能——电路一旦进入了“1状态”或“0状态”，无需输入信号，只要不断电，其状态会被长久的记住。二、用与非门组成的RS锁存器1.电路结构:增加两个输入端

R:置0输入端

S:置1输入端置0端置1端低电平有效5.1锁存器RG&GQ2Q&1SQSQR逻辑符号（2）逻辑功能Qn+1RS功能Qn功能表011100置000R称为置0输入端低电平有效0101100111010001输出输出（次态）nn+1（原态）（现态）置0端置1端0态5.1锁存器RG&GQ2Q&1SQn+1RS功能Qn功能表100011置111S称为置1输入端低电平有效010110011101000100置0nn+1置0端置1端1态（2）逻辑功能5.1锁存器RG&GQ2Q&1SQn+1RS功能Qn功能表01置0000110置1110111111100001011Qn+1＝Qn保持0001nn+1置0端置1端（2）逻辑功能5.1锁存器RG&GQ2Q&1SQn+1RS功能Qn功能表01置0000110置1110111001111011011Qn+1＝Qn保持00不定××01？？nn+1置0端置1端（2）逻辑功能5.1锁存器RG&GQ2Q&1S（3）波形分析

例5.1.1

在用与非门组成的RS锁存器中，设初始状态为0，已

知输入R、S的波形图，画出两输出端的波形图。5.1锁存器Qn+1RS功能Qn功能表01置1110110置000011101××不定00保持0101逻辑功能：1000110三、用或非门组成的RS锁存器S仍然称为置1输入端，但为高电平有效。R仍然称为置0输入端，也为高电平有效。5.1锁存器QS2G1GR≥1≥1Q

逻辑符号：QQRS波形分析：

由于该锁存器的触发信号是高电平有效，因此在逻辑符号的输入端处没有小圆圈。高电平有效5.1锁存器基本RS锁存器的特点总结：（1）有两个互补的输出端，有两个稳定的状态。（2）有复位（Q=0）、置位（Q=1）、保持原状态三种功能。（3）R为复位输入端，S为置位输入端，可以是低电平有效，也可以是高电平有效，取决于触发器的结构。（4）由于反馈线的存在，无论是复位还是置位，有效信号只需要作用很短的一段时间，即“一触即发”。5.1锁存器三、门控RS锁存器

给锁存器加一个使能端E，只有E有效时，锁存器的状态才能改变

1．电路结构5.1锁存器QQ1S1RC1E&&E3G4G&&GG12QQSR2．逻辑功能当E＝0时，控制门G3、G4关闭，锁存器的状态保持不变。当E＝1时，G3、G4打开，其输出状态由R、S端的输入信号决定。该锁存器的状态转换分别由R、S和CP控制，其中，R、S控制状态转换的方向；E控制状态转换的时刻。Qn+1RS功能Qn功能表0101置111011010置00001111101××不定0000保持010110011015.1锁存器&&E3G4G&&GG12QQSR

波形图已知同步RS触发器的输入波形，画出输出波形图。R、S控制状态转换的方向；CP控制状态转换的时刻。105.1锁存器四．D锁存器RS锁存器的缺点：输出有不定状态。设：D=111010设：D=001010为此将R、S端用一非门反相，变成一个输入端D端。

D锁存器的功能表Q

置0置101101011保持不变0×功能ED1DQQC1E逻辑符号5.1锁存器S1GEGG24&6Q&D5&G&G13RG1Q2E1DQ

波形图已知D锁存器的输入波形，画出输出波形图。锁存锁存锁存透明透明当E＝0时，Q状态被锁存。当E＝1时，Q总是随着D状态的变化而变换。所以D锁存器又被称为“透明锁存器”。5.1锁存器S1GEGG24&6Q&D5&G&G13RG1Q……QC10EQQ……C1QQC171D1D1Q0DD11DD7

锁存器的应用——计算机输出口当计算机需要向外部端口输出数据时，首先在数据线上给出需要输出的数据，然后给出一个高电平的锁存脉冲E，该脉冲将数据线上的数据锁存到D锁存器。数据总线锁存脉冲5.1锁存器5.2触发器一、时钟信号与触发器

1.时钟信号

——跳变沿有效当由0跳变成1，称为上升沿。当由1跳变成0，称为下降沿。上升沿下降沿2.空翻——在一个E周期内多于一次的翻转

2E1DQ

有效翻转

空翻只在时钟信号跳变沿改变状态且没有空翻的记忆元件称为触发器。触发器的结构——在锁存器的基础上加上适当的控制线或控制电路。二、主从RS触发器

由两级门控RS锁存器串联组成。

CP

与CP’互补，使两个锁存器轮流工作。1．电路结构CP┌┌QC11SQ1R1SC11R1S1RC1R1CP从锁存器Q''QQQSCP'主锁存器5.2触发器下降沿触发Qn+1RS功能Qn功能表0101置111011010置00001111101××不定0000保持0101012．工作原理主从触发器的触发翻转分为两个节拍：（1）当CP＝1时，CP’＝0，“主”动作“从”锁存（2）当CP

时，即CP＝0、CP’＝1。“从”动作“主”锁存10101005.2触发器1SC11R1S1RC1R1CP从锁存器Q''QQQSCP'主锁存器RSCP

有效翻转克服空翻的原理：5.2触发器&G'CP器G&&G6G'9G1&&&2'锁锁G&器主G存存4G3QCPQRQ从&S8Q57G13．触发器功能的几种表示方法

（1）特性方程由功能表画出卡诺图得特性方程：Qn+1RS功能Qn功能表0101输出状态同S状态11011010输出状态同S状态0001111101××不定0000保持0101（约束条件）5.2触发器（2）状态转换图状态转换图——体现触发器从一个状态变化到另一个状态或保持原状不变时，对输入信号的要求。Qn+1RS功能Qn功能表0101输出状态同S状态11011010输出状态同S状态0001111101××不定0000保持01015.2触发器

（3）驱动表

驱动表是用表格的方式表示触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。Qn+1RS功能Qn功能表0101输出状态同S状态11011010输出状态同S状态0001111101××不定0000保持010100011011Qn→Qn+1×001100×RS

RS触发器的驱动表

5.2触发器三、主从JK触发器RS触发器的缺点：使用时有约束条件1．电路结构S=JQR=KQ1SC11R1S1RC1K'CP1CPQ''QQQ&&J1G2G1SC11R1S1RC1R1CP从锁存器Q''QQQSCP'主锁存器2．工作原理Qn+1JK功能QnJK触发器功能表0101输出状态同J状态00011010输出状态同J状态1101111101100000Qn＋1=Qn0101Qn＋1=Qn11100110101010CPQ1J1KQC1┌┌5.2触发器1SC11R1S1RC1K'CP1CPQ''QQQ&&J1G2G3．JK触发器逻辑功能的几种表示方法(1）功能表：（2）特性方程：Qn+1JK功能QnJK触发器功能表0101输出状态同J状态00011010输出状态同J状态1101111101100000Qn＋1=Qn0101Qn＋1=Qn5.2触发器（3）状态转换图（4）驱动表00011011Qn→Qn+10×1××1×0JK

JK触发器的驱动表

Qn+1JK功能QnJK触发器功能表0101输出状态同J状态00011010输出状态同J状态1101111101100000保持0101Qn=Qn5.2触发器例5.2.1已知主从JK触发器J、K的波形如图所示，画出输出Q的波形图（设初始状态为0）。在画主从触发器的波形图时，应注意以下两点：（1）触发器的触发翻转发生在时钟脉冲的触发沿（这里是下降沿）61KCPJ5423（2）判断触发器次态的依据是时钟脉冲下降沿前一瞬间输入端的状态。（5）波形图5.2触发器4．主从T触发器和T’触发器将JK触发器的J和K相连作为T输入端就构成了T触发器。T触发器特性方程：00011011T

Qn0110Qn+1功能

T触发器的功能表

Qn+1=QnQn+1=Qn5.2触发器1JQCPC1┌Q┌1KTQ┌┌QC11T

当T触发器的输入端为T=1时，称为T’触发器。T’触发器的特性方程：计数状态CPQ5.2触发器1CPQ┌┌QC11T5．主从JK触发器存在的问题——一次变化现象例5.2.2

已知主从JK触发器J、K的波形如图所示，画出输出Q的波形图（设初始状态为0）。0110011101010011005.2触发器1SC11R1S1RC1K'CP1CPQ''QQQ&&J1G2G由此看出，主从JK触发器在CP=1期间，主触发器只变化（翻转）一次，这种现象称为一次变化现象。四、维持——阻塞边沿D触发器1．D触发器的逻辑功能D触发器的特性方程为：Qn+1=D0011D0101Qn0011Qn+1输出状态同D状态

功能D触发器的功能表5.2触发器D触发器的状态转换图：00011011Qn→Qn+10101D

D触发器的驱动表

0011D0101Qn0011Qn+1输出状态同D状态

功能D触发器的功能表5.2触发器2．维持—阻塞边沿D触发器的结构及工作原理（1）D锁存器：缺点：有空翻现象。设：D=111010设：D=0010105.2触发器S1GEGG24&6Q&D5&G&G13RG1Q（2）用“维持—阻塞”结构克服空翻0011001①置0。设：D=0L3称为置0维持线。01

在原电路的基础上引入三根反馈线。5.2触发器S1GCPGG24&6Q&D5&G&G13RG1Q3L11001101②置1。设：D=100L1称为置1维持线。L2称为置0阻塞线。

引入了维持线和阻塞线后，使触发器克服了空翻。触发器在CP上升沿触发翻转，并且，CP上升沿前一瞬间的D信号决定输出状态（具有边沿触发的特点）。（2）用“维持—阻塞”结构克服空翻5.2触发器S1GCPGG24&6Q&D5&G&G13RG1Q3LL1L2例5.2.3已知维持—阻塞D触发器的输入波形，画出输出波形图。解：在波形图时，应注意以下两点：（1）触发器的触发翻转时刻发生在CP的上升沿。（2）判断触发器次态的依据是CP上升沿前一瞬间输入端D的状态。5.2触发器（3）触发器的直接置0和置1端

RD和SD不受CP和D信号的影响，具有最高的优先级。RDSDQn+100不定01010111弃权

RD——直接置0端，低电平有效

SD——直接置1端；低电平有效。5.2触发器S1GCPGG24&6Q&D5&G&G13RG1Q3LL1L2SDRDC1SQQR1D∧DRDS五、CMOS主从结构的边沿触发器1．电路结构:由CMOS逻辑门和CMOS传输门组成5.2触发器TG1TG2TG3TG41G2G3G4GCPCPCPCPCPCPCPCP''主锁存器从锁存器1111DQQQQ2．工作原理（1）当CP＝1时，TG1开通，TG2关闭。主触发器接收D信号。同时，TG3关闭，TG4开通，从触发器保持原状态不变。（2）当CP由1变为0时，TG1关闭，TG2开通，主触发器自保持。同时，TG3开通，TG4关闭，从触发器接收主触发器的状态。设：D=1（原状态Qn=0）011101011001触发器的触发翻转分为两个节拍：特点：CP下降沿触发翻转，次态取决于下降沿前一瞬间的输入D。5.2触发器TG1TG2TG3TG41G2G3G4GCPCPCPCPCPCPCPCP''主锁存器从锁存器1111DQQQQ3．带有RD端和SD端的

CMOS触发器RDSDQn+100弃权01110011不允许1001010110005.2触发器QCPD1GQ≥141TGQ'GGCP2CPCP34TGQCPTG'CP3G2CPCPTG≥1≥1≥1SDDRC1QQ1D∧RSSDRD5.3集成锁存器与触发器一、集成触发器举例1．TTL主从JK触发器74LS72

特点：（1）有3个J端和3个K端，它们之间是与逻辑关系。（2）带有直接置0端RD和直接置1端SD，都为低电平有效，不用时应接高电平。（3）为主从型结构，CP下跳沿触发。RJD2K&11&CPR3S2KKD3┌QJJSQ┌1KC11J74LS723DVccQJ25GNDJ1R62J3471KSK13CP2K11D112NC93Q101482．高速CMOS边沿D触发器74HC74特点：（1）单输入端的双D触发器。（2）它们都带有直接置0端RD和直接置1端SD，为低电平有效。（3）为边沿触发器，CP上升沿触发。5.3集成触发器与锁存器D2CP∧1Q2Q1QSC12QR1D2R2SD2DD1D1S1CPD1R11562RVcc2DD1DGND1342CPR1474HC74122Q1CP2SD1Q92D2Q1S1D10731Q81二、触发器功能的转换1.用JK触发器转换成其他功能的触发器（1）JK→D分别写出JK触发器和D触发器的特性方程比较得：画出逻辑图：1J1KC1┌┌CPDQQ15.3集成触发器与锁存器（2）JK→T写出JK触发器和T触发器的特性方程：比较得：J=T，K=T。令T=1（J=K=1)，即可得T’触发器（3）JK→T’┌1JC11K┌CPTQQC1┌1KCP┌1J1QQ5.3集成触发器与锁存器2．用D触发器转换成其他功能的触发器（1）D→JK比较得：

画出逻辑图。

写出D触发器和JK触发器的特性方程：

C11D∧≥1&&1CPQQJK5.3集成触发器与锁存器（2）D→T（3）D→T’1DC1∧=1CPQQTC1∧1DCPQQ5.3集成触发器与锁存器三、锁存器与触发器应用举例例5.3.1防止产生不完整的时钟脉冲。

1.触发器的同步作用L&BA手动开关时钟脉冲不完整脉冲ABL1D∧C1A手动开关L&QB时钟脉冲ALBQt12t完整脉冲5.3集成触发器与锁存器2.锁存器与触发器的“记忆”作用

例5.3.2

设计一个3人抢答电路。3人A、B、C各控制一个按键开关KA、KB、KC和三个发光二极管DA、DB、DC。谁先按下开关，谁的发光二极管亮，同时使其他人的抢答信号无效。5.3集成触发器与锁存器&AOAG&VOBCGG&BOCVVCARB+VccRRA+5VB330ΩK330ΩCDACBDKD330ΩKKA10

利用触发器的“记忆”作用，使抢答电路工作更可靠、稳定。5.3集成触发器与锁存器RKRQRQRQ+VccDADBDC330Ω330Ω330ΩGAGBGCOAOBOC&&&KARSKBRSKCRSRRR+5VBCAFFAFFBFFCUUUQQQ5.4锁存器与触发器的VHDL描述1.锁存器的描述（1）基本锁存器LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYrsscISPORT(s，r:INbit;q，qn:BUFFERbit);--q、qn既是输出端口又可以被实体再输入

ENDrssc;ARCHITECTUREex15OFrsscISBEGINq<=（NOTs）OR（NOTqn）;qn<=（NOTr）OR（NOTq）;ENDex15;要将Q和这两个量定义为BUFFER类型。&&GG12RSQQLIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYdffISPORT(e，d:INstd_logic;q，qn:OUTstd_logic);ENDdff;ARCHITECTUREex16OFdffISBEGINPROCESS(e，d)--定义e、d为进程中的敏感信号

BEGINIFe='1'THEN--e高电平有效q<=d;ENDIF;qn<=NOTq;ENDPROCESS;ENDex16;（2）门控D锁存器5.4锁存器与触发器的VHDL描述2.触发器的描述

应把触发器放在进程中描述并把CP定义为进程语句中的敏感信号，因为在进程中只有敏感信号发生变化时，才能启动进程的执行。然后用下列的语句说明CP的跳变沿：

CP'EVENTANDCP='1'（CP上升沿）；

CP'EVENTANDCP='0'（CP下降沿）；5.4锁存器与触发器的VHDL描述1．带有直接置1端sd和直接置0端rd的上升沿触发的D触发器LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYdff1ISPORT(cp，d，rd，sd:INstd_logic;q，qn:OUTstd_logic);ENDdff1;ARCHITECTUREex17OFdff1ISSIGNALqq：std_logic；--定义qq为中间信号

BEGINPROCESS(cp，rd，sd)--定义cp、rd、sd为进程中的敏感信号

BEGINIFsd='0'THENqq<='1'；--sd=0时，触发器置1ELSIFrd=‘0’THENqq<=‘0’；--rd=0时，触发器置0ELSIFcp'eventANDcp='1'--cp上升沿到来时执行下面程序

THENqq<=d;ENDIF;q<=qq;--将中间信号的数据向端口输出