中国矿业大学复杂可编程逻辑器件与应用课件第六章教学文案

CPLD/FPGA的配置(pèizhì)与下载第六章一、CPLD/FPGA器件(qìjiàn)的配置二、MAX系列(xìliè)非易失性器件的下载配置三、FLEX/ACEX系列FPGA的下载配置四、ALTERA的编程文件第一页，共44页。一、CPLD/FPGA器件(qìjiàn)的配置▲把CPLD/FPGA设计代码送入芯片的过程（或操作）称为对CPLD/FPGA器件的配置，也称为下载。▲经过配置的CPLD芯片，就成为具有用户需要(xūyào)功能的专用数字电路或数字系统。▲对CPLD/FPGA芯片进行编程配置的方式有多种。第二页，共44页。器件编程下载(xiàzǎi)的分类1、按使用(shǐyòng)计算机的通讯接口划分：（1）串口下载（BitBlaster或MasterBlaster）；（2）并口下载（ByteBlaster）；（3）USB接口下载(MasterBlaster或APU)等方式。2、若按使用的CPLD/FPGA器件(qìjiàn)划分：1）CPLD编程（适用于片内编程元件为EPROM、E2PROM和闪存的器件(qìjiàn)）；2）FPGA下载（适用于片内编程元件为SDRAM的器件(qìjiàn)）。APU:AlteraProgrammingUnit第三页，共44页。器件(qìjiàn)编程下载的分类3、按CPLD/FPGA器件在编程下载(xiàzǎi)过程中的状态划分：1）主动配置方式在这种配置方式下,由CPLD器件引导配置操作的过程并控制着外部存贮器和初始化过程；2）被动配置方式在这种配置方式下,由外部CPU或控制器（如单片机）控制配置的过程。第四页，共44页。CPLD/FPGA器件(qìjiàn)的工作状态1、用户状态(Usermode)即电路中CPLD器件正常工作时的状态；2、配置状态(Configurationmode)指将编程数据(shùjù)装入CPLD/FPGA器件的过程，也可称之为下载状态；3、初始化状态(Initialization)此时CPLD/FPGA器件内部的各类寄存器复位，让I／O引脚为使器件正常工作作好准备。CPLD/FPGA器件按照正常使用(shǐyòng)和下载的不同过程其工作状态分为三种：第五页，共44页。二、MAX系列(xìliè)非易失性器件的下载配置对于编程元件为E2PROM或闪存的CPLD器件(如MAX系列器件等)，只需简单的利用专门的编程下载电缆（名为ByteBlaster或BitBlaster）将编程配置(pèizhì)数据下载到芯片中去即可。特点：断电后下载(xiàzǎi)数据不丢失。BitBlaster配置－－需专用电缆和器件。ByteBlaster配置－－ALTERA已开放配置原理，很容易由用户自制配置电缆，常用方法。第六页，共44页。ByteBlaster有两种配置模式：1)被动串行模式(PS)配置－－常用来配置FLEX10K/1K、FLEX8000和FLEX6000系列器件。2)边界(biānjiè)扫描模式(JTAG)配置－－对具有边界(biānjiè)扫描电路的器件进行配置重构或在线编程。常用来对MAX系列器件进行编程配置。ByteBlaster：一般用来对FLEX系列器件进行(jìnxíng)配置重构，也可以用来对MAX9000以及MAX7000S／MAX7000A等器件进行(jìnxíng)编程配置。用ByteBlaster进行(jìnxíng)配置第七页，共44页。用ByteBlaster的JTAG模式进行(jìnxíng)配置▲ALTERA公司现在生产的CPLD器件一般都有“JTAG”接口。▲ALTERA器件的JTAG都具有第二功能(gōngnéng)，即除了能作为边界测试功能(gōngnéng)外还可以利用JTAG接口进行器件编程，编程时序同样遵循1149.1协议。第八页，共44页。JTAG接口(jiēkǒu)JTAG接口使用(shǐyòng)TDI、TDO、TCK、TMS四个管脚。其中：TDI：串行数据输入端，TDO：串行数据输出端，TCLK：串行时钟，TMS：JTAG状态机模式控制端。TDI、TDO、TMS的数据在TCLK时钟的配合下，将数据串行移位到CPLD内部JTAG移位寄存器中。

使用JTAG接口进行器件(qìjiàn)配置，既适用于CPLD器件(qìjiàn)，也适用于FPGA器件(qìjiàn)。第九页，共44页。BYTEBLASTER并口下载(xiàzǎi)线第十页，共44页。ByteBlaster10针示意图第十一页，共44页。用ByteBlaster对MAX7000，MAX9000系列(xìliè)器件

编程连接示意图第十二页，共44页。Byteblaster下载(xiàzǎi)线的接口电路第十三页，共44页。用ByteBlaster下载线进行(jìnxíng)下载配置第十四页，共44页。第十五页，共44页。三、FLEX/ACEX系列FPGA的下载(xiàzǎi)配置对于编程元件为SRAM的FPGA器件(如FLEX6000、FLEX8000、FLEX10K、ACEX1K、APEX20K系列等)，虽然也能像MAX系列器件那样利用简单的专门下载电缆来对FPGA器件进行编程配置，但由于这类器件具有编程数据易失性的特性，所以存在一个对于芯片(xīnpiàn)进行外部配置的问题。一般是将编程配置数据永久性的存储在外部的闪存或E2PROM中，供FPGA器件每次在系统通电时调入这些编程配置数据。否则用户就需要在每次系统通电时都需要利用PC机进行对FPGA器件进行的编程写入的操作。第十六页，共44页。FLEXl0K/EP1K系列器件有四种(sìzhǒnɡ)配置方式：CPU多用单片机进行控制(kòngzhì)，也有用PC机进行控制(kòngzhì)。第十七页，共44页。常用(chánɡyònɡ)的配置引脚配置状态下器件(qìjiàn)的状态输出位，加电后FLEX10K立刻驱动该引脚到低电平，100mS后释放。▲MSEL1／MSEL0，配置方式(fāngshì)选择00：AS或PS10：PPS11：PPA▲nCONFIG：▲nSTATUS：▲CONFIG_DONE：配置控制信号输入；低电平使器件复位，在由低到高的跳变过程中启动配置过程。在配置期间，FLEX10K将其驱动为低，所有配置数据无误差接收后，FLEX10K将其置位三态。（外接上拉电阻，三态时将呈现高电平）配置过程中若出错，该引脚由高变低。第十八页，共44页。常用(chánɡyònɡ)的配置引脚▲nCE:器件的使能输入。配置(pèizhì)过程中，nCE必须始终为低。▲DATA0：配置数据(shùjù)。适用于AS和PS模式，数据(shùjù)输入。▲DCLK：配置时钟。适用于AS，PS和PPS模式，输入引脚，由外部数据源提供的时钟。其他引脚见P260表7.3▲DATA0～7：配置数据。适用于PPS和PPA模式，并行数据输入。第十九页，共44页。FLEXl0K器件(qìjiàn)与配置有关的引脚第二十页，共44页。第二十一页，共44页。1、主动串行配置(pèizhì)（AS）或EPC1配置(pèizhì)方式主动(zhǔdòng)串行配置方式一直由FLEX10K控制着配置过程，由Altera提供的串行PROM存储芯片EPC1向FLEX10K器件输入串行位流的配置数据。（AS,Active-SerialConfiguration）EPC－－Familysignatureonapartnumberthatreferstoconfigurationdevices.第二十二页，共44页。ALTERA的EPC1第二十三页，共44页。第二十四页，共44页。第二十五页，共44页。EPC1配置(pèizhì)电路图第二十六页，共44页。工作(gōngzuò)过程在加电过程中，FLEX10K检测到nCONFIG由低到高的跳变(tiàobiàn)时，就开始准备配置。FLEX10K将CONF_DONE拉低，驱动EPC1的nCS为低，而nSTATUS引脚释放并由上拉电阻(diànzǔ)拉至高电平以使能EPC1。因此，EPC1就用其内部振荡器的时钟将数据串行地从输送到FLEX10K(DATA0)。第二十七页，共44页。多器件(qìjiàn)配置第二十八页，共44页。2、被动(bèidòng)串行配置（PS）方式控制(kòngzhì)主机：1、BitBlaster下载(xiàzǎi)电缆2、外接微处理器（常用方法）▲DCLK：配置时钟。输入引脚，为外部数据源提供时钟。▲CONFIG_DONE：配置完成▲nSTATUS：配置状态▲DATA0：配置输入数据。▲CONFIG_DONE：配置控制信号输入。PS配置使用的芯片引脚第二十九页，共44页。2、被动串行配置(pèizhì)（PS）方式用微处理器来进行(jìnxíng)PS方式配置的示例电路DCLK第三十页，共44页。PS方式(fāngshì)工作过程由微处理器产生一个由低到高的跳变(tiàobiàn)送到nCONFIG引脚，然后微处理器将配置数据送到DATA0引脚，该数据被琐存，直至CONF_DONE变为高电平。它先将每字节的最低位LSB送到FPGA器件。DCLK第三十一页，共44页。PS方式工作(gōngzuò)过程CONE_DONE变为高电平后，DCLK必须有多余的10个周期来初始化该器件，器件的初始化是由下载电缆自动执行的。在PS方式中没有握手(wòshǒu)信号，所以，配置时钟的工作频率必须要低于10MHz。DCLK第三十二页，共44页。利用微处理器进行(jìnxíng)多器件配制电路在多器件PS方式中，第一片FLEX10K的nCEO引脚级联到下一片FLEX10K的nCE引脚。在一个时钟周期之内，第二个FLEX10K器件开始配置，因此，对于微处理器来说，要转移(zhuǎnyí)的数据是透明的。DCLKDCLK第三十三页，共44页。3、被动并行同步(tóngbù)配置（PPS）方式在PPS方式配置方式中，一般(yībān)由单片机进行控制。第三十四页，共44页。在PPS方式(fāngshì)使用的芯片引脚：▲MSEL1／MSEL0，配置方式选择＝10：PPS▲nSTATUS：配置状态，▲CONFIG_DONE：配置完成▲nCONFIG：配置控制信号输入；低电平使器件复位(fùwèi)，在由低到高的跳变过程中启动配置过程。▲nCE:器件的使能输入。配置过程中，nCE必须始终为低。▲DCLK：配置时钟。输入引脚，由单片机提供时钟。▲DATA0～7：配置数据。第三十五页，共44页。利用(lìyòng)MCU+EEPROM来进行FPGA的PPS方式配置第三十六页，共44页。多器件(qìjiàn)配置第三十七页，共44页。4、被动并行(bìngxíng)异步（PPA）配置方式1、在PPA方式下，nCONFIG一般是由单片机控制。为了启动配置(pèizhì)过程，单片机将nCONFIG置为高电平。2、单片机把控制信号nCS和CS送到FLEX10K器件的nCS和CS端。3、单片机将8bit的配置(pèizhì)数据放在FLEX10K器件的数据端，并且给nWS一个负脉冲。PPA方式配置(pèizhì)过程第三十八页，共44页。4、被动(bèidòng)并行异步（PPA）配置方式4、在nWS的上升沿，FLEX10K器件将该字节配置数据锁存，然后，FLEX10K器件输出RDYnBSY为低，表明它正在处理该字节信息，此时单片机可以完成其他的系统(xìtǒng)操作。FLEX10K器件可以在其内部(nèibù)将每一个字节的配置数据串行化。当FLEX10K器件准备接收下一个配置数据时，就使RDYnBSY变高，而单片机检测该高电平信号后，再决定是否送出下一个字节的配置数据。5、配置过程可以通过nCS或CS引脚予以暂停。第三十九页，共44页。异第四十页，共44页。第四十一页，共44页。四、ALTERA的编程文件(wénjiàn)①SRAMObject格式(géshi)（.sof）:SOF格式(géshi)文件用于FLEX器件的BitBlaster或Byteblaster被动配置方式。MAX+PLUSII编译综合工具会在编译综合过程中自动为FLEX系列器件生成SOF数据格式(géshi)文件,其它数据格式(géshi)均可由该种格式(géshi)转化而成。ALTERA公司的开发系统(xìtǒng)MAX+PLUSⅡ可以生成多种格式的编程数据文件。对于不同系列器件,所能生成的编程/配置文件类型有所不同,但大致可有下面几种类型:第四十二页，共44页。④十六进制格式（.hex）:HEX格式文件是使用第三方编