EDA相关发展及硬件描述

第一章（第1讲）

EDA概述

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1.1EDA技术及发展20世纪末，数字电子技术的飞速发展，有力地推动了社会生产力的发展和社会信息化的提高。在其推动下，数字电子技术的应用已经渗透到人类生活的各个方面。从计算机到手机，从数字电话到数字电视，从家用电器到军用设备，从工业自动化到航天技术，都尽可能采用了数字电子技术。

微电子技术，即大规模集成电路加工技术的进步是现代数字电子技术发展的基础。目前，在硅片的单位面积上集成的晶体管数量越来越多，1978年推出的8086微处理器芯片集成的晶体管数是4万只，到2000年推出的Pentium4微处理器芯片的集成度上升到4200万只晶体管，2005年生产可编程逻辑器件（PLD）的集成度达到5亿只晶体管，包含的逻辑元件（LogicElements，LEs）有18万个，2008年生产的PLD中的LEs达到68万个,2009年生产的PLD中的LEs达到180万个。原来需要成千上万只电子元器件组成的计算机主板或彩色电视机电路，现在仅用一片或几片超大规模集成电路就可以代替，现代集成电路已经能够实现单片电子系统SOC（SystemOnaChip）的功能。Inthefuture,veryfewelectronicequipmentcanexistwithoutprogrammablelogic.Programmabilityisthefutureofelectronicsystemdesign.FixedfunctionSOC’s(System-on-a-Chips)willbecomelessandlesspractical.Thehighdevelopmentcost,longdevelopmenttimeandlackofflexibilityoftenrenderSOC’stobeobsoletesoonaftertheycomeoutofinitialproduction.

在将来，几乎没有电子设备不用可编程逻辑而还能够存在。可编程性是电子系统设计的前景。固定功能的片上系统SOC’s开发成本高、周期长及缺乏灵活性常常使得它们刚一形成初始产品就过时了，其应用将越来越少。AlterapioneeredSOPCbyputtingthe“P”in“SOC”.P=Programmability=Flexibility.NiosⅡ,Altera’spopularsoftcoreRISCCPU,isattheheartofSOPCdesign.Altera’sDSPBuildercandesignthehighspeedsubsystemforNios.Itscharacteristicismodulefeaturedesign.Altera将“P”

植入于“SOC”之中而首创了SOPC，这里P=可编程性=灵活性。Altera公司廉价而通俗的RISC(ReducedInstructionSetComputer,精简指令集计算机)CPU软核NiosⅡ是SOPC（System-on-a-ProgrammableChip,单芯片片上可编程系统）设计的核心。AlteraDSPBuilder可以为Nios设计高速子系统，而模块化设计是其特点。

现代电子设计技术的核心是EDA（ElectronicDesignAutomation）技术。EDA技术就是依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL（HardwareDescriptionLanguage）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化、仿真，直至下载到可编程逻辑器件CPLD／FPGA或专用集成电路ASIC（ApplicationSpecificIntegratedCircuit）芯片中，实现既定的电子电路设计功能。EDA技术使得电子电路设计者的工作仅限于利用硬件描述语言和EDA软件平台来完成对系统硬件功能的实现，极大地提高了设计效率，缩短了设计周期，节省了设计成本。EDA是在20世纪90年代初从计算机辅助设计(CAD:ComputerAidedDesign)、计算机辅助制造（CAM:ComputerAidedManufacture）、计算机辅助测试（CAT:ComputerAidedTest）和计算机辅助工程（CAE:ComputerAidedEngineering）的概念发展而来的。一般把EDA技术的发展分为CAD、CAE和ESDA(ElectronicSystemDesignAutomation)这三个阶段。20世纪70年代的CAD阶段CAD（ComputerAidedDesign，计算机辅助设计）是EDA技术发展的早期阶段，在这个阶段，人们开始利用计算机取代手工劳动。但当时的计算机硬件功能有限，软件功能较弱，人们主要借助计算机对所设计的电路进行一些模拟和预测，辅助进行集成电路版图编辑、印制电路板（PrintedCircuitBoard，PCB）布局布线等简单的版图绘制工作。20世纪80年代的CAE阶段CAE（ComputerAidedEngineering,计算机辅助工程）是在CAD的工具逐步完善的基础上发展起来的，尤其是人们在设计方法学、设计工具集成化方面取得了长足的进步，可以利用计算机作为单点设计工具，并建立各种设计单元库，开始用计算机将许多单点工具集成在一起使用，大大提高了工作效率。20世纪90年代的ESDA阶段

电子系统设计自动化(ESDA，ElectronicSystemDesignAutomation)阶段。随着微电子技术的发展，速度更快、容量更大、功能更强的PLD的不断推出，对数字电子系统的设计提出了更高的要求。出现了以利用硬件描述语言、系统仿真和综合技术为特征的第三代EDA技术。其特点是在功能强大的EDA工具(包括系统行为级描述与结构级综合、系统仿真与测试验证、系统划分与指标分配、系统决策与文件生成等一整套设计工具)软件平台上，以系统级设计为核心，使用硬件描述语言进行系统设计，自动进行逻辑编译、仿真、优化、综合、布线、测试等工作，完成系统设计功能的硬件实现。使得设计者从繁杂的工作中解放出来，把精力集中在系统方案的设计上，是一种高效率的现代设计方法。20世纪90年代以以来，，微电电子工工艺有有了惊惊人的的发展展，2006年工艺艺水平平已经经达到到了60nm，2008年Altera公司的的FPGA工艺水水平已已经达达到了了40nm。在一一个芯芯片上上已经经可以以集成成上百百万只只乃至至数十十亿只只晶体体管，，芯片片速度度达到到了8.5Gb／s量级。。大容容量的的可编编程逻逻辑器器件陆陆续面面世，，对电电子设设计的的工具具提出出了更更高的的要求求，提提供了了广阔阔的发发展空空间，，促进进了EDA技术的的形成成。特特别重重要的的是，，世界界各EDA公司致致力推推出兼兼容各各种硬硬件实实现方方案和和支持持标准准硬件件描述述语言言的EDA工具软软件，，有效效地将将EDA技术推推向成成熟。。今天，，EDA技术已已经成成为电电子设设计的的重要要工具具，无无论是是设计计芯片片还是是设计计系统统，如如果没没有EDA工具的的支持持，都都将是是难以以完成成的。。EDA工具已已经成成为现现代电电路设设计师师的重重要武武器，，正在在发挥挥着越越来越越重要要的作作用。。1.2EDA设计流流程利用EDA技术进进行电电路设设计的的大部部分工工作是是在EDA软件工工作平平台上上进行行的，，EDA设计流流程如如图1.1所示。。EDA设计流流程包括设设计准准备、、设计计输入入、设设计处处理和和器件件编程程4个步骤骤，以及及相应应的功功能仿仿真、、时序序仿真真和器器件测测试3个设计计验证证过程程。图1.1EDA设计流流程设计准准备1.2.1设计准准备设计准准备是是设计计者在在进行行设计计之前前，依依据任任务要要求，，确定定系统统所要要完成成的功功能及及复杂杂程度度，器器件资资源的的利用用、成成本等等所要要做的的准备备工作作，如如进行行方案案论证证、系系统设设计和和器件件选择择等。。图1.1EDA设计流程设计准备设计输入1.2.2设计输入设计输入是将将设计的电路路或系统按照照EDA开发软件要求求的某种形式式表示出来，，并送入计算算机的过程。。设计输入有有多种方式，，包括采用硬硬件描述语言言（如VHDL（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage）和VerilogHDL）进行设计的的文本输入方方式、图形输输入方式和波波形输入方式式，或者采用用文本、图形形两者混合的的设计输入方方式。也可以以采用自顶向向下（Top-Down）的层次结构构设计方法，，将多个输入入文件合并成成一个设计文文件等。1.图形输入方式式图形输入也称称为原理图输输入，这是一一种最直接的的设计输入方方式。它使用用软件系统提提供的元器件件库及各种符符号和连线画画出设计电路路的原理图，，形成图形输输入文件。这这种方式大多多用在对系统统及各部分电电路很熟悉的的情况，或在在系统对时间间特性要求较较高的场合。。优点是容易易实现仿真，，便于信号的的观察和电路路的调整。2.文本输入方式式文本输入是采采用硬件描述述语言进行电电路设计的方方式。硬件描描述语言有普普通硬件描述述语言和行为为描述语言，，它们用文本本方式描述设设计和输入。。普通硬件描描述语言有AHDL、CUPL等，它们支持持逻辑方程、、真值表、状状态机等逻辑辑表达方式。。行为描述语言言是目前常用用的高层硬件件描述语言，，有VHDL、VerilogHDL等，它们具有有很强的逻辑辑描述和仿真真功能，可实实现与工艺无无关的编程与与设计，可以以使设计者在在系统设计、、逻辑验证阶阶段就确立方方案的可行性性，而且输入入效率高，在在不同的设计计输入库之间间转换也非常常方便。运用用VHDL或VerilogHDL硬件描述语言言进行设计已已是当前的趋趋势。3.波形输入方式式波形输入主要要用于建立和和编辑波形设设计文件及输输入仿真向量量和功能测试试向量。波形形设计输入适适合用于时序序逻辑和有重重复性的逻辑辑函数，系统统软件可以根根据用户定义义的输入／输输出波形自动动生成逻辑关关系。波形编辑功能能还允许设计计者对波形进进行复制、剪剪切、粘贴、、重复与伸展展，从而可以以用内部节点点、触发器和和状态机建立立设计文件，，并将波形进进行组合，显显示各种进制制的状态值。。还可以通过过将一组波形形重叠到另一一组波形上，，对两组仿真真结果进行比比较。图1.1EDA设计流程设计准备设计输入设计处理1.2.3设计处理设计处理是EDA设计中的核心心环节。在设设计处理阶段段，编译软件件对设计输入入文件进行逻逻辑化简、综综合和优化，，并适当地用用一片或多片片器件自动地地进行适配，，最后产生编编程用的编程程文件。设计处理主要要包括设计编编译和检查、、设计优化和和综合、适配配和分割、布布局和布线、、生成编程数数据文件等过程。1.设计编译和检检查设计输入完成成之后，立即即进行编译。。在编译过程程中，首先进行语法法检验，如检查原理理图的信号线线有无漏接、、信号有无双双重来源、文文本输入文件件中关键词有有无错误等各各种语法错误误，并及时标标出错误的类类型及位置，，供设计者修修改。然后进进行设计规则则检验，检查查总的设计有有无超出器件件资源或规定定的限制并将将编译报告列列出，指明违违反规则和潜潜在不可靠电电路的情况以以供设计者纠纠正。2.设计优化和综综合设计优化主要要包括面积优化和速度优化。面积优化的的结果使得设设计所占用的的逻辑资源（（门数或逻辑辑元件数）最最少：时间优优化的结果使使得输入信号号经历最短的的路径到达输输出，即传输输延迟时间最最短。综合的的目的是将多多个模块化设设计文件合并并为一个网表表文件，并使使层次设计平平面化（即展展平）。3.适配和分割在适配和分割割过程，确定定优化以后的的逻辑能否与与下载目标器器件CPLD或FPGA中的宏单元和和I／O单元适配，然然后将设计分分割为多个便便于适配的逻逻辑小块形式式映射到器件件相应的宏单单元中。如果果整个设计不不能装入一片片器件时，可可以将整个设设计自动分割割成多块并装装入同一系列列的多片器件件中去。分割工作可以以全部自动实实现，也可以以部分由用户户控制，还可可以全部由用用户控制。分分割时应使所所需器件数目目和用于器件件之间通信的的引脚数目尽尽可能少。4.布局和布线布局和布线工工作是在设计计检验通过以以后由软件自动完成的，它能以最最优的方式对对逻辑元件布布局，并准确确地实现元件件间的布线互互连。布局和和布线完成后后，软件会自自动生成布线线报告，提供供有关设计中中各部分资源源的使用情况况等信息。5.生成编程数据据文件设计处理的最最后—步是产生可供供器件编程使使用的数据文文件。对CPLD(ComplexProgrammableLogicDevice，复杂可编程程逻辑器件)来说，是产生生熔丝图文件，即JEDEC（电子器件工工程联合会制制定的标准格格式，简称JED文件）文件：：对于FPGA（FieldProgrammableGatesArray，现场可编程程门阵列）来来说，是生成成位流数据文件（Bit-streamGeneration，简称BG文件）。图1.1EDA设计流程设计准备设计输入设计处理设计校验（前仿真）设计校验后仿真或延时时仿真1.2.4设计校验设计校验过程程包括功能仿真和时序仿真，这两项工作作是在设计处处理过程中同同时进行的。。功能仿真是是在设计输入入完成之后，，选择具体器器件进行编译译之前进行的的逻辑功能验验证，因此又又称为前仿真。此时的仿真真没有延时信息息或者只有由系系统添加的微微小标准延时时，这对于初初步的功能检检测非常方便便。仿真前，，要先利用波波形编辑器或或硬件描述语语言等建立波波形文件或测测试向量（即即将所关心的的输入信号组组合成序列）），仿真结果果将会生成报报告文件和输输出信号波形形，从中便可可以观察到各各个节点的信信号变化。若若发现错误，，则返回设计计输入中修改改逻辑设计。。时序仿真是在在选择了具体体器件并完成成布局、布线线之后进行的的时序关系仿仿真，因此又又称为后仿真或延时时仿真。由于不同器器件的内部延延时不一样，，不同的布局局、布线方案案也会给延时时造成不同的的影响，因此此在设计处理理以后，对系系统和各模块块进行时序仿仿真，分析其其时序关系，，估计设汁的的性能及检查查和消除竞争争冒险等，是是非常有必要要的。图1.1EDA设计流程设计准备设计输入设计处理器件编程1.2.5器件编程器件编程是指指将设计处理理中产生的编编程数据文件件通过软件放放到具体的可可编程逻辑器器件中去。对对CPLD器件来说，是是将JED文件下载（DownLoad）到CPLD器件中去：对对FPGA来说，是将位位流数据BG文件配置到FPGA中去。器件编程需要要满足一定的的条件，如编编程电压、编编程时序和编编程算法等。。普通的CPLD器件和一次性性编程的FPGA需要专用的编编程器完成器器件的编程工工作。基于SRAM的FPGA可以由EPROM或其他存储体体进行配置。。在系统可编编程器件（1SP-PLD）则不需要专专门的编程器器，只要一根根与计算机互互连的下载编编程电缆就可可以了。图1.1EDA设计流程设计准备设计输入设计处理器件编程器件测试1.2.6器件测试和设设计验证器件在编程完完毕之后，可可以用编译时时产生的文件件对器件进行行检验、加密密等工作，或或采用边界扫扫描测试技术术进行功能测测试，测试成成功后才完成成其设计。设计验证可以以在EDA硬件开发平台台上进行。EDA硬件开发平台台的核心部件件是一片可编编程逻辑器件件FPGA或CPLD，再附加一些些输入／输出出设备，如按按键、数码显显示器、指示示灯、喇叭等等，还提供时时序电路需要要的脉冲源。。将设计电路路编程下载到到FPGA或CPLD中后，根据EDA硬件开发平台台的操作模式式要求，进行行相应的输入入操作，然后后检查输出结结果，验证设设计电路。1.3硬件描述语言言硬件描述语言言HDL是EDA技术中的重要要组成部分，，常用的硬件件描述语言有有AHDL、VHDL和VerilogHDL，而VHDL和VerilogHDL是当前最流行行并己成为IEEE标准的硬件描描述语言。1.3.1VHDLVHDL是超高速集成成电路硬件描描述语言（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage）的缩写，在在美国国防部部的支持下于于1985年正式推出，，是目前标准准化程度最高高的硬件描述述语言。IEEE（TheInstituteOfElectricalandElectronicsEngineers）于1987年将VHDL采纳为IEEEl076标准（VHDLl987版本），并于于1993年升级为VHDLl993版本。VHDL经过20多年的发展、、应用和完善善，以其强大大的系统描述述能力、规范范的程序设计计结构、灵活活的语言表达达风格和多层层次的仿真测测试于段，在在电子设计领领域受到了普普遍的认同和和广泛的接受受，成为现代代EDA领域的首选硬硬件描述语言言。目前，流流行的EDA工具软件全部部支持VHDL，它在EDA领域的学术交交流、电子设设计的存档、、专用集成电电路（ASIC）设计等方面面，担当着不不可缺少的角角色。专家认为，在在21世纪，VHDL与VerilogHDL语言将承担起起几乎全部的的数字系统设设计任务。显然，VHDL是现代电子设设计师必须掌掌握的硬件设设计计算机语语言。概括起来，VHDL有以下几个特特点：（1）VHDL具有强大的功功能，覆盖面面广，描述能能力强。VHDL支持门级电路路的描述，也支支持以寄存器器、存储器、、总线及运算算单元等构成成的寄存器传输级级电路的描述，，还支持以行行为算法和结结构的混合描描述为对象的的系统级电路的描述。（2）VHDL有良好的可读读性。它可以被计计算机接受，，也容易被读读者理解。用用VHDL书写的源文件件，既是程序序又是文档，，既可作为工工程技术人员员之间交换信信息的文件，，又可作为合合同签约者之之间的文件。。（3）VHDL具有良好的可移移植性。作为一种已已被IEEE承认的工业标标准，VHDL事实上已成为为通用的硬件件描述语言，，可以在各种种不同的设计计环境和系统统平台中使用用。（4）使用VHDL可以延长设计计的生命周期期。用VHDL描述的硬件电电路与工艺无关，不会因工艺艺变化而使描描述过时。与与工艺有关的的参数可以通通过VHDL提供的属性加加以描述，工工艺改变时，，只需要修改相应程序中的的属性参数即可。（5）VHDL支持对大规模模设计的分解解和已有设计计的再利用。VHDL可以描述复杂杂的电路系统统，支持对大大规模设计的的分解，由多多人、多项目目组来共同承承担和完成。。标准化的规规则和风格，，为设计的再再利用提供了了有力的支持持。（6）VHDL有利于保护知知识产权。用VHDL设计的专用集集成电路（ASIC），在设计文文件下载到集集成电路时可可以采用一定定的保密措施施，使其不易易被破译和窃窃取。1.3.2VerilogHDLVerilogHDL也是目前应用用最为广泛的的硬件描述语语言，并被IEEE采纳为IEEE#1364-1995标准（Verilog-1995版本），并于于2001年升级为Verilog-2001版本。VerilogHDL可以以用用来来进进行行各各种种层层次次的的逻逻辑辑设设计计，，也也可可以以进进行行数数字字系系采用用VerilogHDL进行行电电路路设设计计的的最最VerilogHDL和VHDL都是是用用于于电电路路设设计计的的硬硬件件描描述述语语言言，，并并且且都都1.3.3AHDLAHDL（AlteraHardwareDescriptionLangua

AHDL是一种模块化的硬件描述语言，它完全集成于Altera公司的MAX+PLUSII和QuartusII的软件开发系统中。AHDL特别适合于描述复杂的组合电路、组（group）运算及状态机、真值表和参数化的逻辑。用户可以通过MAX+PLUSII的软件开发系统对AHDL源程序进行编辑，并通过对源文件的编译建立仿真、时域分析和器件编程的输出文件。AH1.4可编编程程逻逻辑辑器器件件可编编在PLD没有出出现之之前PLD的出现现，给给数字字系统统的传传统设设计法法带来来了新1.5常用EDA工具EDA工具在在ED用EDA技术设计电路可以分为不同的技术环节，每一个环节中必须由对应的软件包或专用的EDA工具独立处理。EDA工具大致可以分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）及下载器5个模块。硬件描描述语语言（（HDL）给PLD和数字字系统统的设设计带带来了了新的的设计计方法法和理理念，，产生生了目目前最最常用用且称称为“自顶向向下”（Top-Down）的设设计法法。自顶向向下的的设计计采用功功能分分割的的方法法，从从顶层层设计计开始始，逐逐次向向下将将设计计内容容进行行分块块和细细化。。在设设计过过程中中，采采用层层次化化和模模块化化方式式，将将使系系统设设计变变得简简捷和和方便便。层层次化化设计计是分分层次次、分分模块块地进进行设设计描描述的的。描述器器件总总功能能的模模块放放在最最上层层，称为为顶层层设计计：描描述器器件某某一部部分功功能的的模块块放在在下层层，称称为底底层设设计；；底层层模块块还可可以再再向下下分层层，直直至最最后完完成硬硬件电电子系系统电电路的的整体体设计计。1.5.1设计输输入编编辑器器通常，，专业业的EDA工具供供应商商或各各可编编程逻逻辑器器件厂厂商都都提供供EDA开发工图形输输入方方式与与PROTEL作图相相似，，设计计过程程形HDL文本输输入方方式与与传统统的计计算机机软件件语言言编辑辑输入入基本本一致致，就就是在在设计计输入入编辑辑器的的支持持下，，使用用某种种硬件件描述述语言言（HDL）对设设计电电路进进行描描述当然，在用EDA技术设计电路时，也可以利用图形输入与HDL文本输入方式各自的优势，将它们结合起来，实现一个复杂的电路系统的设计。1.5.2仿真器器在EDA技术按仿真器对硬件描述语言不同的处理方式，可以分为编译型仿真器和解释型仿真器。编译型仿真器速度较快，但需要预处理，因此不能及时修改：解释型仿真器的速度一般，但可以随时修改仿真环境和条件。

几乎每每个EDA厂商都都提供供基于于VHDL和VerilogDHL的仿真真器。。常用用的仿仿真器器有ModelTechnology公司的的ModelSim、Cadence公司的的Verilog-XL和NC-Sim、Aldec公司的的ActiveHDL、Synopsys公司的的VCS等。1.5.3HDL综合器器硬件描描述语语言诞诞生的HDL综合合器器是是一一种种将将硬硬件件描描述述语语言言转转化化为为硬硬件件电电路路的的重重要要工工具具软软件件，在在使使用用EDA技术术实实施施电电路路设设计计中中，，HDL综合合器器完完成成电电路路化化简简、、算算法法优优化化、、硬硬件件结结构构细细化化等等操操作作。。HDL综合合器器在在把把可可综综合合的的HDL（VHDL或VerilogHDL）转转化化为为硬硬件件电电路路时时，，一一般般要要经经过过两两个个步步骤骤：第1步，HDL综合合器器对对VHDL或VerilogHDL进行行处处理理分分析析，，并并将将其其转换换成成电电路路结结构构或或模模块块，这这时时不不考考虑虑实实际际器器件件实实现现，，即即完完全全与与硬硬件件无无关关，，这这个个过过程程是是一一个个通通用用电电路路原原理理图图形形成成的的过过程程：：第2步，对实际实现现目标器件的的结构进行优化，并使之满足足各种约束条条件，优化关关键路径，等等等。HDL综合器的输出出文件一般是是网表文件，，是一种用于于电路设汁数数据交换和交交流的工业标标准化格式的的文件，或是是直接用HDL表达的标准格格式的网表文文件，或是对对应FPGA／CPLD器件厂商的网网表文件。HDL综合器是EDA设计流程中的的一个独立的的设计步骤，，它往往被其其他EDA环节调用，以以便完成整个个设计流程。。HDL综合器的调用用具有前台模模式和后台模模式两种。用用前台模式调调用时，可以以从计算机的的显示器上看看到调用窗口口界面：用后后台模式（也也称为控制模模式）调用时时，不出现图图形窗口界面面，仅在后台台运行。1.5.4适配器（布局局布线器）适配也称为结结构综合，适配器的任务务是完成在目目标系统器件件上的布局布布线。适配通常都都由可编程器器件厂商提供供的专用软件件来完成，这这些软件可以以单独存在，，也可嵌入在在集成EDA开发环境中。。适配器最后输输出的是各厂厂商自己定义义的下载文件件，下载到目目标器件后即即可实现电路路设计。1.5.5下载器（编程程器）下载器的任务务是把电路设设计结果下载载到实际器件件中，实现硬硬件设计。下下载软件一般般由可编程逻逻辑器件厂商商提供，或嵌嵌入到EDA开发平台中。。HDL综合器是一种种将硬件描述述语言转化为为硬件电路的的重要工具软软件，在使用用EDA技术实施电路路设计中，HDL综合器完成电电路化简、算算法优化、硬硬件结构细化化等操作。HDL综合器在把可可综合的HDL（VHDL或VerilogHDL）转化为硬件件电路时，一一般要经过两两个步骤：第第1步，HDL综合器对VHDL或VerilogHDL进行处理分析析，并将其转转换成电路结结构或模块，，这时不考虑虑实际器件实实现，即完全全与硬件无关关，这个过程程是一个通用用电路原理图图形成的过程程：第2步，对实际实实现目标器件件的结构进行行优化，并使使之满足各种种约束条件，，优化关键路路径，等等。。HDL综合器的输出出文件一般是是网表文件，，是一种用于于电路设汁数数据交换和交交流的工业标标准化格式的的文件，或是是直接用HDL表达的标准格格式的网表文文件，或是对对应FPGA／CPLD器件厂商的网网表文件。H