数字电路实验三：数字电压表(设计报告)

1、数电实验 3 设计报告实验名称： 数字电表实验目的：掌握组合逻辑与时序逻辑电路的设计方法及调试方法熟练掌握常用 MSI逻辑芯片的功能及使用方法初步掌握 Verilog HDL 数字系统设计方法熟悉 PLD 实验箱的结构和使用及 Quartus II 软件的基本操作掌握采用 Quartus II 软件和实验箱设计实现逻辑电路的基本过程设计任务及要求：1、0 2 30 D7FPGA 、 与 “”程序设计过程：1、 定义程序名、输入输出量和初始化Moduleadc_cc(clkin,rst,clkout,sel,data,start,eoc,ale,oe,seg_com,seg_data);inpu

2、t clkin;inputrst;/时钟输入 50MHZinputeoc;/ADC0809input 7:0 data;/输入八位数据output clkout;output start;/时钟输出/ADC0809起始信号/转换通道/ADC0809/ADC0809/位选output 2:0 sel;output ale;outputoe;output 7:0 seg_com;output 7:0 seg_data;/段选parameter CLK_FREQ = D50_000_000;/系统时钟 50MHZparameter CLK_out_FREQ = D500_000;/输出时钟param

3、eter state_pre = 0;/sel 状态 1parameter state_pre2 = 1;parameter state_start = 2;parameter state_conv = 3;parameter state_wait = 4;parameter state_readpre = 5;parameter state_read = 6;/over/ale 状态 2/start 状态 3/conv 状态 4/状态 5状态 6状态 7reg 2:0 sel;reg ale;/定义寄存器/定义寄存器/定义寄存器/定义寄存器reg start;regoe;reg 7:0 da

4、ta_led;reg 31:0 DCLK_DIV;regclkout;/LED显示数据/32位计数器/提供 ADC0809时钟 500KHZreg 3:0 state = state_pre;2、 按照 PDF所给出的时序图进行编程对照时序图，使 ADC0809 按上图方式工作进行编程always (negedgeclkout)case (state)state_pre :beginsel2:0 = b000;state = state_pre2;oe= 0;/ABC 000 通道 0/转到状态 2/OE 拉低endstate_pre2 :beginale = 1;/ALE 拉高state =

5、 state_start;end/转到状态 3state_start :beginstart = 1;ale= 0;/START拉高/转到状态 4state = state_conv;endstate_conv :beginale = 0;/ALE 拉低锁定/START 拉低 AD 启动/转到状态 5start = 0;state = state_wait;endstate_wait :beginif(eoc)begin/查询 EOC 是否被拉高/转到状态 6state = state_readpre;endendstate_readpre :beginoe= 1;/输出使能拉高/转到状态 7

6、state = state_read;endstate_read :begindata_led = data;/开始读数据state = state_pre;end/重新回到状态 1 进行下一次 AD 转换endcase3、 将 AD 转换结果用数码管显示。包括扫描模块和数码管译码模块两部分，输出 8 位位选和 8 为片选信号。数码管译码器程序：4b0111: LED7S = 7b0000111 ;4b1000: LED7S = 7b1111111 ;4b1001: LED7S = 7b1101111 ;4b1010: LED7S = 7b1110111 ;4b1011: LED7S = 7b

7、1111100 ;4b1100: LED7S = 7b0111001 ;4b1101: LED7S = 7b1011110 ;4b1110: LED7S = 7b1111001 ;4b1111: LED7S = 7b1110001 ;4b0000 : LED7S=7b0111111;4b0001: LED7S = 7b0000110 ;4b0010: LED7S = 7b1011011;4b0011: LED7S = 7b1001111;4b0100: LED7S = 7b1100110 ;4b0101: LED7S = 7b1101101;4b0110: LED7S = 7b1111101

8、;endcaseendendmodule扫描模块程序modulesaomiao(x,y,a,clk,led0,led1);inputclk;begin、分频模块，将试验箱自带的 50MHZ 时钟信号分频给扫描模块。always (posedgeclkin)if(DCLK_DIV (CLK_FREQ / CLK_out_FREQ)DCLK_DIV = DCLK_DIV+1b1;elsebeginDCLK_DIV = 0;clkout= clkout;end设计原理图：以及目标时序图：Value00000010111110101111000010000000Unsigned Binary 00000000000001111010000100100000Unsigned Binarystate_pre01234Signed Int