一种用CPLD实现的短帧交织器设计交织解交织CPLD

1、一种用CPLD实现的短帧交叉器设计，交叉，解交叉，CPLD，数字电路，短帧传输前言通讯技术的发展，关于系统靠谱性的要求不停提升，特别在挪动通讯领域，数字信号的传输过程常会陪伴有各种的扰乱源，从而使得信号产生失真，影响通讯质量。纠错编码技术能够纠正信道中的随机扰乱产生的数字信息序列的随机错误。可是，仅利用纠错编码技术，关于传输过程中的突发性扰乱，需要借助于很长的码字，这样会增添编译码器的复杂性，同时也会产生较大的时延。交叉技术作为一项改良通讯系统性能的方式，将数据依据必定的1前言通讯技术的发展，关于系统靠谱性的要求不停提升，特别在挪动通讯领域，数字信号的传输过程常会陪伴有各种的扰乱源，从而使得信

2、号产生失真，影响通讯质量。纠错编码技术能够纠正信道中的随机扰乱产生的数字信息序列的随机错误。可是，仅利用纠错编码技术，关于传输过程中的突发性扰乱，需要借助于很长的码字，这样会增添编译码器的复杂性，同时也会产生较大的时延。交叉技术作为一项改良通讯系统性能的方式，将数据依据必定的规则打乱，把原来齐集成片的误码分别，使得突发性错误转变为随机性错误，这样，纠错后的误码个数则在纠错码的纠错范围内，接收端就能够用较短的码字进行纠错。交叉器的性能剖析2.1交叉器种类的选择原则常用的交叉器主要有3种：矩阵分组式、伪随机式和半伪随机式1。矩阵分组式交叉器，因为序列较短的伪随机数之间的有关特征较大，关于及时性要求

3、高、信息帧较短的通讯系统，性能优于伪随机和半伪随机式交叉器。跟着信息帧长度的增添，交叉长度也相应增添，此时若采纳矩阵分组交叉器，交叉前后信息序列的不动点增加，伪随机数产生更为平均，交叉前后的序列有关性减小，因此关于译码精度要求较高的通讯系统，应采纳随机交叉器。半伪随机交叉方式则为折衷的方案。2.2矩阵分组交叉原理分组交叉器的构造较为简单，他是一个mn的矩阵。他按行的次序写入储存器，再按列的次序读出。依据读出方式的不一样，分组交叉器可分为两种不一样的种类：A型分组交叉器和B型分组交叉器。按行写入，按列的先后次序逐列读出，称为A型交叉器；按行写入，按列的倒序读出，即从最后一列向第一列读出，而关于每

4、一列则是依据从最后一行向第一行的次序读出，称为B型交叉器。如图1所示，假定信息比特的输入次序是：d11,d12，d1n，d21，d22，d2n，dm1，dm2，dmn。关于A型分组交叉器，读出次序为：d11，d21，dm1,d12，d22,，dm2，d1n，d2n，dmn；关于B型分组交叉器，读出次序为：dmn，d2n，d1n,，dm2，d22，d12，dm1，d2l，d11。关于任何长度lm的突发错误经交叉后成为起码被n-1位分开的一些单个独立差错。交叉器的设计本节针对CDMA2000的话音标准速率为9.6kbs，相应每帧数据长度为192b。给出了用可编程逻辑器件来实现A型分组比特交叉器。采

5、纳的软件开发环境是Max+Plus，采纳自顶向下(Top-Down)的设计方法。3.1交叉形式的选择交叉形式的选择应保证传输的数字序列在交叉前后不动点最少，而且有关性最小。CDMA2000中每帧的数据长度分别为192b，每帧大概为20ms。那么可采纳的交叉长度只好与此大概相当。文件2计算比较了1216，1315，1414三种交叉型式，如表1所示。剖析可知，我们的设计应采纳12组码字进行交叉，每组16b码长，交叉长度为192b。3.2整体设计本设计以RAM块作为主体模块，交叉器的实现主要由3部分构成：地点产生模块、控制模块和作为交叉数据储存的交叉存放器模块。为了保证关于传输数据序列交叉的连续性，

6、选用了2片RAM块用来进行交叉储存。采纳乒乓的工作方式，这样频频循环，在保证传输及时性的条件下，就达成了数据的交叉。图2示出了详细的交叉器的实现原理框图。该系统有入数据时钟信号(DatainCLK)，系统工作同意信号(en)输出数据时钟信号(Dataout6个输入信号，分别为输，系统清零信号(sclr)，CLK)，输出数据同意信号(Dataouten)和待交叉信息序列。该系统有一个输出信号，为交叉后的信息序列。3.3读写地点产生模块图3给出了应用Max+Plus软件对交叉器读写地点产生器进行设计的详细的电路连结图。图4给出了采纳Max+Plus软件菜单命令FileCreateDefaultSy

7、mbol成的读写地点产生器的逻辑符号。这样该读写地点产生器就能够像其余逻，生辑符号同样，在图形设计文件中随意调用。该逻辑符号的输出除了8位读写地点外，还有一个进位信号CAR。该进位信号供控制模块产生控制信号使用。3.4交叉器的整体电路图5给出了应用Max+Plus软件实现的交叉器设计的整体逻辑原理图。3个二选一的选择器。此中有2个选择器在控制信号的作用下分别达成对2片RAM读写地点的选择，因为2片RAM的读写次序正好相反，因此应付控制信号进行相应的取非操作。另一个选择器达成对2片RAM输出数据进行选择，选择器的最后输出数据作为交叉后的数据。因为数据在存入和读出RAM时引入了一个半周期的延时，因

8、此应用了2个D触发器dffc2来除去使能信号与时钟之间的延时。数据输出端的D触发器mdff是为了除去输出信号的毛刺而设计的。依据系统的工作原理，设计出控制时序，进行仿真的结果如图6所示。系统仿真时输入交叉器的串行码组为0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，1，1，1，1，1，1，1，1，1，1，1，1，1，1，1，1交替序列，由A型分组交叉器的工作原理可知，获得的交叉后的输出数据为O，1交替的序列。该波形仿真结果表示交叉器正常工作。从图6中能够看出，该交叉器从待交叉数据输入到交叉后输出有7.79s的延时存在。图中在7.79s从前，输出的数据为0是因为RAM块中的初始数据为O。3.5解交叉器的设计解交叉是交叉的逆过程，这决定认识交叉器和交叉器关于交叉数据在交叉矩阵中的读写次序正好相反。在解交叉器的设计中变动的部分不过在2片RAM的读写选择信号前分别加了一个非门。从而能够达成解交叉数据按交叉地点写入，按次序地点读出，从而达成解交叉过程，恢复出原始数字信息序列。4