数字电子技术：组合逻辑电路3

1、4.4 若干典型的组合逻辑电路1) 编码器 (Encoder)的概念与分类编码：赋予二进制代码特定含义的过程称为编码。如：8421BCD码中，用1000表示数字8如：ASCII码中，用1000001表示字母A等编码器：具有编码功能的逻辑电路。4.4.1 编码器能将每一个编码输入信号变换为不同的二进制的代码输出。 如8线-3线编码器：将8个输入的信号分别编成 8个3位二进制数码输出。如BCD编码器：将10个编码输入信号分别编成10个4位码输出。编码器的逻辑功能：编码器的分类：普通编码器和优先编码器。普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。优先编码器：允许同时输入两个

2、以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。二进制编码器的结构框图普通二进制编码器2) 编码器的工作原理I0 I1 Yn-1 Y0 Y1 1n2-I二进制 编码器 2n个 输入 n位二进制码输出 (1) 4线2线普通二进制编码器 (设计)1000010000100001Y0Y1I3I2I1I0 （2）逻辑功能表编码器的输入为高电平有效 （a）逻辑框图4输入二进制码输出110110002) 编码器的工作原理该表达式是否可以再简化？上述是将输入的其它12种组合对应的输出看做0。如果看做无关项，则表达式为当只有I3为1时，Y1

3、Y0 = ？Y1Y0 = 11无法输出有效编码。结论：普通编码器不能同时输入两个以上的有效编码信号I3= I2 = 1 , I0= I1= 0时，Y1Y0 = ？Y1Y0 = 11若有2个以上的输入为有效信号？ (2) 优先编码器 优先编码器的提出： 实际应用中，经常有两个或更多输入编码信号同时有效。 必须根据轻重缓急，规定好这些外设允许操作的先后次序，即优先级别。 识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。(2)优先编码器线(42 线优先编码器)（设计）（1）列出功能表输 入输 出I0I1I2I3Y1Y0100000100011010111高低（2）写出逻辑表达

4、式（3）画出逻辑电路（略）输入编码信号高电平有效，输出为二进制代码输入编码信号优先级从高到低为I0I3输入为编码信号I3 I0 输出为Y1 Y03321IIIY+=33210IIIIY+=当所有输入都是0时，输出什么？例 键盘输入8421BCD码编码器（分析）代码输出使能标志 编码输入 没有编码输入时,输出是什么?使能标志有什么作用? 功能表 输 入输 出S0S1S2S3S4S5S6S7S8S9ABCDGS11111111110000011111111101001111111111011000111111110110111111111101110110111111011110101111110

5、1111101001111011111100111110111111100101101111111100011011111111100001该编码器为输入低电平有效。输出高电平有效，GS为标志位。键盘输入8421BCD码编码器（分析）CMOS集成电路优先编码器CD4532的示意框图、引脚图（3）典型中规模集成电路编码器 优先编码器CD4532功能表输 入输 出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOLLLLLLHLLLLLLLLLLLLHHHHHHHLHLHHHLHLHLLHHLHHLHLLLHHLLHLHLLLLHLHHHLHLLLLLHLHLHLHLLLLLLHLLHHLH

6、LLLLLLLHLLLHLEI=0，电路不工作，GS = EO =0，Y2 Y1 Y0 =000 EI=1，电路工作，无有效高电平输入， Y2 Y1 Y0 =000， GS = 0，EO=1 ；EI=1，电路工作，输入I0 I7分别有高电平输入时，Y2 Y0为I0 I7的编码输出，GS =1 ， EO =0。 优先级I7 I0为什么要添加GS、EO输出信号？用二片CD4532构成16线-4线优先编码器,其逻辑图如下图所示，试分析其工作原理。 0 禁止 0 0 0 00 0 0 0 0 0 0 0 0无编码输出 禁止00EI2 =0，电路不工作，GS = EO1 =0，L3 L2 L1 L0 =

7、0000 cascade1允许 0 0 0 01 0 0 0 0 0 0 0 0 允许01若无有效电平输入若无有效电平输入EI2=1，电路工作，无有效高电平输入， L3 L2 L1 L0 =0000， GS = 0，EO1=1 ；1 允许 0 0 0 0 000 111 0 0 0 0 允许10若无有效电平输入 0 1 1 1哪块芯片的优先级高？1若有效电平输入11 允许 0 0 0 1 1 1 10 0 0 0 1 0 0 0 禁止00若有效电平输入 1 1 1 1EI2 =1，电路工作，输入A0 A15分别有高电平输入时，L3 L2 L1 L0为A0 A15的编码输出，GS =1 ， EO

8、1=0。 电路为16线-4线优先编码1译码器的分类： 译码：译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号(即电路的某种状态)。1、译码器的概念与分类译码器：具有译码功能的逻辑电路称为译码器。唯一地址译码器：代码变换器：将一系列代码转换成与之一一对应的有效信号。 将一种代码转换成另一种代码。 二进制译码器 二十进制译码器显示译码器常见的唯一地址译码器： 4.4.2 译码器/数据分配器（1） 二进制译码器n 个输入端使能输入端 EI2n个输出端设输入端的个数为n，输出端的个数为M，则有 M=2n2、典型译码器电路及应用2线 - 4线译码器的逻辑电路(分析） LHHHHHLHLHH

9、LHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E0001101111HHHHHY3Y2Y1Y0A0A1E输 出输 入 功能表011174HC139 集成译码器 LHHHHHLHLHHLHLHHLHHLLHHHLLLLHHHHHY3Y2Y1Y0A0A1E输 出输 入功能表逻辑符号说明逻辑符号框外部的符号，表示外部输入或输出信号名称，字母上面的“”号说明该输入或输出是低电平有效。符号框内部的输入、输出变量表示其内部的逻辑关系。在推导表达式的过程中，如果低有效的输入或输出变量上面的“”号参与运算，则在画逻辑图或验证真值表时，注意将其还原为低有效符号。 74HC138(74LS1

10、38) 集成译码器 逻辑符号74HC138 集成译码器功能表LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHHHHHHHHHHA2E3输 出输 入A1A0LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHH

11、HHHLHHHHHHHHHHHHHHHHHH A2E3输 出输 入A1A01、已知下图所示电路的输入信号的波形，试画出译码器输出的波形。27/95000111工作禁止禁止禁止禁止工作101110011101禁止工作111110禁止工作2、译码器的扩展用74X139和74X138构成5线-32线译码器000111输 入输 出L0L1L2L3L4L29L30L3100000011111110000111100010111000111110010011111100111011111011111B4B3B2B1B0L27L2811111111111101111111101110111001101111

12、11111111111111111111111111111101110111010111111B4 B3 =00 B2 B1 B0 =000 111时，L0 L7 B4 B3 =01 B2 B1 B0 =000 111时，L8 L153线8线译码器的 含三变量函数的全部最小项。Y0Y7基于这一点用该器件能够方便地实现三变量逻辑函数。译码器的应用用译码器实现逻辑函数.当E3 =1 ，E2 = E1 = 0时例 用一片74HC138实现函数首先将函数式变换为最小项表达式:在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数。十进制数BCD输入输 出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y

13、7Y8Y9000000111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110对于BCD代码以外的伪码（10101111这6个代码）Y0 Y9 均为高电平。 （2） 二十进制译码器真值表二十进制译码器的应用功能：将8421BCD码译成为10个状态输出。 七段显示译码器（1）最常用的显示器有：半导体发光二极管和液晶显示器。 共阳极显示器共阴极显示器abcdfge显示器

14、分段布局图七段显示译码器abcdfga b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 1e 共阴极显示器共阳极共阴极YaA3A2A1A0+VCC+VCC显示译码器共阳YbYcYdYeYfYg00000000001aebcfgdYaA3A2A1A0+VCC显示译码器共阴YbYcYdYeYfYg00001111110显示器不同译码电路也不同共阳极显示器共阴极显示器显示译码器的设计显示译码器A0A1A2A3YaYbYcYdYeYfYgA3A2A1A0Ya Yb Yc Yd Ye Yf Yg 字形 0 0 0 0 0 0 0 1 0 0 1 0 0

15、0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1aebcfgd0 0 0 0 0 0 11 0 0 1 1 1 10 0 1 0 0 1 00 0 0 0 1 1 01 0 0 1 1 0 00 1 0 0 1 0 00 1 0 0 0 0 00 0 0 1 1 1 1 0 0 0 0 0 0 00 0 0 0 1 0 0A3A2A1A00001111000011110Ya0100100000（共阳 低电平驱动）要求用与或非门实现 More in marketColumnRow常用的集成七段显示译码器 -CMOS七段显示译码器74HC4

16、511 显示译码器与显示器的连接方式 LLLLLLLLLLHHHL8HLLHHHHHHLLHHL3HLHHLHHLHLLHHL2LLLLHHLHLLLHHL1LHHHHHHLLLLHHL0gfedcbaD3LTBLLE字形输 出输 入十进制或功能D2D1D0HLLHHHHLHHLHHL6HLHHLHHHHHLHHL7LLLLHHLHLHLHHL5LHHHHHHLLHLHHL4LLLLLLLHLLHHHL9HH集成七段显示译码器74HC4511逻辑功能表*XXXXHHH锁存LLLLLLLHLHHHHL13LLLLLLLLLHHHHL12LLLLLLLHHLHHHL11LLLLLLLLHLHHHL

17、10gfedcbaD3LTBLLE字形输 出输 入十进制或功能D2D1D0HHHHHHHXXXXLXX灯测试LLLLLLLXXXXHLX熄灭LLLLLLLHHHHHHL15LLLLLLLLHHHHHL14熄灭熄灭熄灭熄灭熄灭灭灯熄灭*续表例 由译码器、显示译码及4个七段显示器构成的4位动态显示电路如图所示，试分析工作原理。 位选择信号A1、A0控制 依次产生低电平，使4个显示器轮流显示。要显示的数据组依次送到D3D2D1D0 分别在4个显示器上显示。利用人的视觉暂留时间，可以看到稳定的数字。例 试用74HC4511和必要的门电路构成24小时及分钟的译码电路，并将小时高位的零熄灭。数据分配器：相

18、当于多输出的单刀多掷开关，是一种将公共数据线上的数据分时送到多个不同的通道上去的逻辑电路。数据分配器示意图用74HC138 组成数据分配器用译码器实现数据分配器 010110001 数据输入 通道选择信号 Y0 Y1 Y7 +5V D输 入输 出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138译码器作为数据分配器时的功能表

19、例: 试用门电路设计一个具有低电平使能控制的1线4线数据分配器，使能信号无效时，电路所有的输出为高阻态。当通道选择信号将1路输入信号连接到其中1路输出端时，其他输出端为高阻状态。输 入输 出ES1S0Y3Y2Y1Y0000zzzIn001zzInz010zInzz011Inzzz1xxzzzz1. 列真值表输出端有3种状态（0、1、z），输出级是4个三态门组成。输入端有四个，一个是数据输入端，一个是使能端E，还有两个通道选择输入端S1、S0。 2. 写出4个三态门控制端的逻辑表达式3. 画逻辑电路4.4.3 数据选择器（多路选择器MUX）1、数据选择器的定义与功能 数据选择的功能：在通道选择信

20、号的作用下，将多个通道的数据分时传送到公共的数据通道上去的。数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，又称“多路开关” 。2选1数据选择器1位地址码输入端逻辑符号1路数据输出端数据输入端4选1数据选择器2 位地址码输入端逻辑符号1路数据输出端数据输入端（1）逻辑电路由3个2选1数据选择器构成4选1数据选择器。（2）工作原理及逻辑功能真值表选择输入输 出S1S0Y00D001D110D211D3（3）数据选择器实现逻辑函数例 试用数据选择器实现下列逻辑函数 用4选1数据选择器实现 用2选1数据选择器和必要的逻辑门实现2选1数据选择器只有1个选通端接输入A，表

21、达式有3个变量。因此数据端需要输入2个变量。考察真值表B、C与L1的关系。 用2选1数据选择器和必要的逻辑门实现输 入输 出ABCL10000L1=BC0010010001111001101011011111利用数据选择器实现函数的一般步骤:（变量数=选通端数）a、将函数变换成最小项表达式b、地址信号S2、 S1 、 S0 作为函数的输入变量c、处理数据输入D0D7信号电平。逻辑表达式中有mi ,则相应Di =1，其他的数据输入端均为0。总结:当变量数选通端数，考虑如何将某些变量接入数据端。（4）数据选择器构成查找表LUT构成FPGA基本单元的逻辑块主要是查找表LUT。LUT实质是一个小规模的

22、存储器，以真值表的形式实现给定的逻辑函数。3输入LUT的结构及逻辑符号如图。 存放0或1的存储单元用查找表LUT实现逻辑函数用LUT实现逻辑函数，变量A、B、C接选择输入端，对存储单元进行编程。根据前面例题已知 （5）数据选择器、数据分配器与总线的连接这种信息传输的基本原理在通信系统、计算机网络系统、以及计算机内部各功能部件之间的信息转送等等都有广泛的应用。74HC151逻辑符号D7YYE74HC151D6D5D4D3D2D1D0S2S1S0集成电路数据选择器8 选 1 数据选择器74HC151输 入输 出使 能选 择YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD

23、3LHLLD4LHLHD5LHHLD6LHHHD774HC151的功能表当E=1时，Y=0 。 当E=0时（1）数据选择器组成逻辑函数产生器控制Di ，就可得到不同的逻辑函数。74HC151的应用当D0 =D3=D5 = D7=0D1 =D2=D4= D6=1 时：当D0 =D3=D5 = D7=1D1 =D2=D4= D6=0 时：D7YYE74HC151D6D5D4D3D2D1D0S2S1S0当E=0时： 比较Y与L，当 D3=D5=D6=D7= 1 D0=D1=D2=D4=0时，D7E74HC151D6D5D4D3D2D1D0S2S1S0LYXYZ10Y=L例 试用8选1数据选择器74H

24、C151产生逻辑函数 8选1数据选择器位的扩展:用两片74HC151组成二位八选一的数据选择器（位扩展）输入：D10D00 D11D01 D12D02 D17D07输出： Y1Y0=D10D00 =D11D01 =D12D02 =D17D07通道选择数据输出 数据输出 D00D01D07D10D11D17Y0Y1D00 D07D10 D17Stereo/LStereo/R用8选1数据选择器的扩展为16选1数据选择器（字扩展）16选1数据选择器数据输入端：16路 （D0D15）DCBA=10001111 Y= D8D15DCBA=00000111 Y= D0D7通道选择 数据输出 D0D1D7D

25、8D9D15Y通道地址码：4位 （DCBA）DCBA=0011 0工作禁止= D30 四片 8 选 1（74HC151）32 选 1 数据选择器1/2 74LS139SA4A3A2A1A0&Y74151 (4)D7S2D0ENS0S1S4Y374151 (1)D7S2D0ENS0S1D0S1Y074151 (2)D7S2D0ENS0S1S2Y174151 (3)D7S2D0ENS0S1S3Y2D7D8D15D16D23D24D311 1 1 1 1 000 111禁止 禁止 禁止 禁止 0 0 01 1 1 0 禁止 禁止 禁止 使能 0 1禁止 禁止 使能 禁止 禁止 使能 禁止 禁止 使能

26、 禁止 禁止 禁止 1 01 1D0 D7 D8 D15 D16 D23 D24 D311 1 0 1 1 0 1 1 0 1 1 1 并行数据到串行数据的转换000100010110001101011111D0 D1 D2 D3 D4 D5 D6 D7001010011100101110111=D1=1=D3=0=D4=1=D5=1=D6=0=D7=1（2）用8选1数据选择器实现并行数据到串行数据的转换并 入串 出000=D0=0=D2=01. 1位数值比较器:比较两个1位二进制数的大小的电路 (设计) 数值比较器：对两个数字进行比较（A、B），以判断其大小的逻辑电路。输入：两个一位二进制数

27、 A、B 输出： FBA=1，表示A大于BFBABFABA=FBA B0A0 B0A0 = B0A1 = B1A1 = B1A1 = B1010A1 B1FA=BFABA0 B0A1 B1输 出输 入FAB = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0BIABFA B3HLLA3 B2HLLA3 = B3A2 B1HLLA3 = B3A2 = B2A1 B0

28、HLLA3 = B3A2 = B2A1 = B1A0 FBAFBA=低位片B3A3B0A0B7A7B4A4 注意优先级！用4片74HC85组成16位数值比较器（串联扩展方式）高位片 输出低位片B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12电路的工作速度如何提高？-并联扩展方式问题：如果每一片延迟时间为10ns，16位串行比较器延迟时间？用74HC85组成16位数值比较器的（并联扩展方式）B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12输出问题：如果每一片延迟时间为10ns，16位串行比较器延迟时间？4.4.5 算术运算电路1 1 0 1

29、1 0 0 1+011010011半加：在两个1位二进制数相加时，不考虑低位来的进位的相加 全加：在两个二进制数相加时，考虑低位进位的相加 加法器分为半加器和全加器两种。半加器全加器1、半加器和全加器两个4 位二进制数相加:（1）1位半加器（Half Adder） 不考虑低位进位，将两个1位二进制数A、B相加的器件。 半加器的真值表逻辑表达式1000C011110101000SBA 半加器的真值表BABAS+=AB如果用与非门实现最少要几个门?C = AB 逻辑图（2）全加器（Full Adder） 1110100110010100全加器真值表 全加器能进行加数、被加数和低位来的进位信号相加，

30、并根据求和结果给出该位的进位信号。111011101001110010100000C0SCiBiAi 你能用7415174138设计全加器吗? 用这两种器件组成逻辑函数产生电路,有什么不同? 于是可得全加器的逻辑表达式为利用半加器实现全加器的方案加法器的应用1110100110010100全加器真值表 111011101001110010100000C0SCiBiAiAi Bi Ci有奇数个1时，S为1；Ai Bi Ci有偶数个1以及全为0时，S为0。-用全加器组成三位二进制代码奇偶校验器用全加器组成八位二进制代码奇校验器，电路应如何连接？A i B i S i C I C O A i B i

31、 S i C I C O A i B i S i C I C O A i B i S i C I C O b0b1b2b3b4b5b6b7L全加器组成的八位二进制代码奇校验器111011101001110010100000LSi-1Si-2Si-301101010（1）串行进位加法器如何用1位全加器实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。2、多位数加法器1 1 0 11 0 0 1+0110100110定义两个中间变量Gi和Pi ： Gi= AiBi （进位产生变量） （2）超前进位加法器 提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。定义第i 位的进位信号（Ci ）：Ci= GiPi Ci-1 （进位传输变量） 4位全加器进位信号的产生：C0= G0+P0 C-1 C1= G1+P1C0C1 = G1+P1G0+ P1P0C-1 C2= G2+P2C1 C2 = G2+P2 G1+