计算机组成原理重点考试必备

1、浮点储存：1若浮点数x的754标准储存格式为()16，求其浮点数的十进制数值。解：将16进制数睁开后，可得二制数格式为010000010S阶码(8位)尾数(23位)指数e=阶码-127=1111=00000011=(3)10包含隐蔽位1的尾数于是有x=(-1)S2e=+23=+=102.将数10变换成754标准的32位浮点数的二进制储存格式。:第一分别将整数和分数部分变换成二进制数：=而后挪动小数点，使其在第1，2位之间4=2e=4于是获取：S=0,E=4+127=131,M=0最后获取32位浮点数的二进制储存格式为：000000=(41A4C000)163.假定由S,E,M三个域构成的一个3

2、2位二进制字所表示的非零规格化浮点数,真值表示为（非IEEE754标准）：(1)s2E128问：它所表示的规格化的最大正数、最小正数、最大负数、最小负数是多少？最大正数-231271(12)2(2)最小正数000000000000000000000000000000002128最小负数231271(12)2最大负数21284.用源码阵列乘法器、补码阵列乘法器分别计算xXy。（1）x=11000y=11111(2)x=-01011y=11001（1）原码阵列x=,y=符号位:xy=01=100 x原=11011,y原=11111x*y原=1，1101000101带求补器的补码阵列x补=01101

3、1,y补=100001乘积符号位独自运算011尾数部分算前求补输出X11011，y11111XY(2)原码阵列x=,y=符号位:xy=11=000 x补=11111,y补=11011x*y补=0,11010,00101带求补器的补码阵列x补=100001,y补=100101乘积符号位独自运算110尾数部分算前求补输出X11111，y11011XY计算浮点数x+y、x-yx=2-101*,y=2-100*x浮=11011,y浮=11100,Ex-Ey=11011+00100=11111x浮=11100,(0)规格化办理:阶码11010 x+y=*2-6规格化办理:阶码11100-4x-y=*2设

4、过程段Si所需的时间为i,缓冲寄存器的延时为l,线性流水线的时钟周期定义为maxilml流水线办理的频次为f1/。一个拥有k级过程段的流水线办理n个任务需要的时钟周期数为Tkk(n1)，所需要的时间为：TTk而同时，次序达成的时间为：Tnk级线性流水线的加快比：*Ck=TLnkTkk(n1)内部储存器闪存：高性能、低功耗、高靠谱性以及挪动性编程操作：其实是写操作。所有储存元的原始状态均处“1”状态，这是因为擦除操作时控制栅不加正电压。编程操作的目的是为储存元的浮空栅增补电子，进而使储存元改写成“0”状态。假如某储存元仍保持“1”状态，则控制栅就不加正电压。如图(a)表示编程操作时储存元写0、写

5、1的状况。实质上编程时只写0，不写1，因为储存元擦除后原始状态全为1。要写0，就是要在控制栅C上加正电压。一旦储存元被编程，储存的数据可保持100年之久而无需外电源。读取操作：控制栅加上正电压。浮空栅上的负电荷量将决定能否能够开启MOS晶体管。假如储存元原存1，可以为浮空栅不带负电，控制栅上的正电压足以开启晶体管。假如储存元原存0，可以为浮空栅带负电，控制栅上的正电压不足以战胜浮动栅上的负电量，晶体管不可以开启导通。当MOS晶体管开启导通时，电源VD供给从漏极D到源极S的电流。读出电路检测到有电流，表示储存元中存1，若读出电路检测到无电流，表示储存元中存0，如图(b)所示。擦除操作：所有的储存

6、元中浮空栅上的负电荷要所有洩放出去。为此晶体管源极S加上正电压，这与编程操作正好相反，见图(c)所示。源极S上的正电压汲取浮空栅中的电子，进而使所有储存元变为1状态。*cache：设储存器容量为32字，字长64位，模块数m=4，分别用次序方式和交错方式进行组织。储存周期T=200ns，数据总线宽度为64位，总线传递周期=50ns。若连续读出4个字，问次序储存器和交错储存器的带宽各是多少?解：次序储存器和交错储存器连续读出m=4个字的信息总量都是：q=64b4=256b次序储存器和交错储存器连续读出t2=mT=4200ns=800ns=810-7s4个字所需的时间分别是：t1=T+(m-1)=2

7、00ns+350ns=350ns=3510-7s次序储存器和交错储存器的带宽分别是：W2=q/t2=256b(810-7)s=320Mb/sW1=q/t1=256b(3510-7)s=730Mb/s*CPU履行一段程序时，cache达成存取的次数为1900次，主存达成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和均匀接见时间。解：h=Nc/（Nc+Nm）=1900/(1900+100)=r=tm/tc=250ns/50ns=5e=1/(r+(1-r)h)=1/(5+(1-5)=%ta=tc/e=50ns/=60ns储存器：已知某

8、64位机主存采纳半导体储存器，其地点码为26位，若使用256K16位的DRAM芯片构成该机所赞同的最大主存空间，并采纳模块板构造形式，问：1）每个模块板为1024K64位，共需几个模块板？2）个模块板内共有多少DRAM芯片?3）主存共需多少DRAM芯片?CPU怎样选择各模块板？(1)226*64664个模块220*642(2)220*64210*2816*16每个模块要16个DRAM芯片(3)64*16=1024块由高位地点选模块用16K8位的DRAM芯片构成64K32位储存器，要求：画出该储存器的构成逻辑框图。设储存器读/写周期为S,CPU在1S内起码要接见一次。试问采纳哪一种刷新方式比较合

9、理？两次刷新的最大时间间隔是多少？对所有储存单元刷新一遍所需的实质刷新时间是多少？解：(1)依据题意，储存总容量为64KB，故地点总线需16位。现使用16K*8位DRAM芯片，共需16片。芯片自己地点线占14位，所以采纳位并联与地点串连相联合的方法来构成整个储存器，其构成逻辑图以下图，其中使用一片2：4译码器。(2)依据已知条件，CPU在1us内起码访存一次，而整个储存器的均匀读/写周期为，假如采纳集中刷新，有64us的死时间，必定不可以假如采纳分别刷新，则每1us只好访存一次，也不可以所以采纳异步式刷新方式。假定16K*1位的DRAM芯片用128*128矩阵储存元构成，刷新时只对128前进行

10、异步方式刷新，则刷新间隔为2ms/128=，可取刷新信号周期15us。刷新一遍所用时间15us128指令系统*某计算机字长16位，主存容量为64K字，采纳单字长单地点指令，共有解：40条指令需占用操作码字段（OP）6位，这样指令余下长度为10址空间，设寻址模式（X）2位，形式地点（D）8位，其指令格式以下：40条指令，试采纳直接、立刻、变址、相对四种寻址方式设计指令格式。位。为了覆盖主存640K字的地寻址模式定义以下：X=00直接寻址有效地点E=D（直接寻址为256个储存单元）X=01立刻寻址D字段为操作数X=10变址寻址有效地点E=(RX)D（可寻址64K个储存单元）X=11相对寻址有效地点

11、E=（PC）D（可寻址64K个储存单元）其中RX为变址寄存器（16位），PC为程序计数器（16位），在变址和相对寻址时，位移量D可正可负。四、CPU*微指令：直接表示法特色：这类方法构造简单，并行性强，操作速度快，可是微指令字太长，若微命令的总数为N个，则微指令字的操作控制字段就要有互斥的，不一样意并行操作，将它们安排在一条微指令中是毫无心义的，只会使信息的利用率降落。N位。此外，在N个微命令中，有很多是编码表示法特色：能够防止互斥，使指令字大大缩短，但增添了译码电路，使微程序的履行速度减慢编码注意几点：字段编码法中操作控制字段并不是是随意的，一定要依据以下的原则：把互斥性的微命令分在同一段内

12、，兼容性的微命令分在不一样段内。这样不单有助于提升信息的利用率，缩短微指令字长，并且有助于充分利用硬件所拥有的并行性，加快履行的速度。应与数据通路构造相适应。每个小段中包含的信息位不可以太多，不然将增添译码线路的复杂性和译码时间。一般每个小段还要留出一个状态，表示本字段不发出任何微命令。所以当某字段的长度为三位时，最多只好表示七个互斥的微命令，往常用000表示不操作。*水平型微指令和垂直型微指令的比较(1)水平型微指令并行操作能力强，效率高，灵巧性强，垂直型微指令则较差。(2)水平型微指令履行一条指令的时间短，垂直型微指令履行时间长。(3)由水平型微指令解说指令的微程序，有微指令字较长而微程序

13、短的特色。垂直型微指令则相反。(4)水平型微指令用户难以掌握，而垂直型微指令与指令比较相像，相对来说，比较简单掌握。*微地点寄存器有6位(A5-A0)，当需要改正其内容时，可经过某一位触发器的强置端S将其置“1”。现有三种状况：履行“取指”微指令后，微程序按IR的OP字段(IR3-IR0)进行16路分支；(2)履行条件转移指令微程序时，按进位标记C的状态进行2路分支；履行控制台指令微程序时，按IR4，IR5的状态进行4路分支。请按多路转移方法设计微地点转移逻辑。答：按所给设计条件，微程序有三种鉴别测试，分别为P1，P2，P3。因为改正A5-A0内容拥有很大灵巧性，现分派以下：用P1和IR3-I

14、R0改正A3-A0；用P2和C改正A0；用P3和IR5，IR4改正A5，A4。此外还要考虑时间要素T4(假定CPU周期最后一个节拍脉冲)，故转移逻辑表达式以下：A5=P3IR5T4A4=P3IR4T4A3=P1IR3T4A2=P1IR2T4A1=P1IR1T4A0=P1IR0T4+P2CT4因为从触发器强置端改正，故前5个表达式可用“与非”门实现，最后一个用“与或非”门实现。某机有8条微指令I1-I8，每条微指令所包含的微命令控制信号以下表所示。a-j分别对应10种不一样性质的微命令信号。假定一条微指令的控制字段为8位，问安排微指令的控制字段格式。解：经剖析，（d,i,j）和（e,f,h）可分

15、别构成两个小组或两个字段，而后进行译码，可得六个微命令信号，剩下的a,b,c,g四个微命令信号可进行直接控制，其整个控制字段构成以下：*abcg01d01e10i10f11j11h*流水线（IFInstructionFetch取指IDInstructionDecode指令译码EXExecution履行WB结果写回）今有4级流水线分别达成取值、指令译码并取数、运算、送结果四步操作，今假定达成各步操作的时间挨次为100ns,100ns,80ns,50ns。请问：（1）流水线的操作周期应设计为多少？2）若相邻两条指令发生数据有关，并且在硬件上不采纳举措，那么第二条指令要推延多少时间进行。3）假如在硬

16、件设计上加以改良，起码需推延多少时间？解：流水线的操作周期应按各步操作的最大时间来考虑，即流水线时钟周期性maxi100ns(2)碰到数据有关时，就停留第2条指令的履行，直到前面指令的结果已经产生，所以起码需要延缓2个时钟周期。假如在硬件设计上加以改良，如采纳专用通路技术，便可使流水线不发生停留。五、总线总线定义：总线是构成计算机系统的互联机构，是多个系统功能零件之间进行数据传递的公共通路。借助于总线连结，计算机在各系统功能零件之间实现地点、数据和控制信息的互换，并在争用资源的基础长进行工作。总线分类：内部总线：CPU内部连结各寄存器及运算器零件之间的总线。系统总线：CPU和计算机系统中其余高

17、速功能零件互相连结的总线。I/O总线：CPU和中低速I/O设施互相连结的总线。总线特征：物理特征：总线的物理连结方式（根数、插头、插座形状、引脚摆列方式等）。功能特征：每根线的功能。电气特征：每根线上信号的传达方向及有效电平范围。时间特征：规定了每根总线在什么时间有效。总线带宽：总线带宽定义为总线自己所能达到的最高传输速率，它是权衡总线性能的重要指标。cpu北桥pci南桥isa之间互相连通经过桥CPU总线、系统总线和高速总线相互相连。桥实质上是一种拥有缓冲、变换、控制功能的逻辑电路。多总线构造表现了高速、中速、低速设施连结到不一样的总线上同时进行工作，以提升总线的效率和吞吐量，并且办理器构造的

18、变化不影响高速总线。整个总线分为：数据传递总线：由地点线、数据线、控制线构成。其构造与简单总线相像，但一般是32条地点线，32或64条数据线。为了减少布线，64位数据的低位数据线经常和地点线采纳多路复用方式。仲裁总线：包含总线恳求线和总线受权线。中断和同步总线：用于办理带优先级的中断操作，包含中断恳求线和中断认同线。公用线：包含时钟信号线、电源线、地线、系统复位线以及加电或断电的时序信号线等。接口的典型功能：控制、缓冲、状态、变换、整理、程序中断。总线的传输过程：串行传递：使用一条传输线，采纳脉冲传递。主要长处是只要要一条传输线，这一点对长距离传输显得特别重要，不论传递的数据量有多少，只要要一

19、条传输线，成本比较便宜。弊端就是速度慢。并行传递：每一数据位需要一条传输线，一般采纳电位传递。分时传递：总线复用或是共享总线的零件分时使用总线。总线的信息传递过程：恳求总线、总线仲裁、寻址、信息传递、状态返回。总线数据传递模式：读、写操作：读操作是由从方到主方的数据传递；写操作是由主方到从方的数据传递。块传递操作：只要给出块的开端地点，而后对固定块长度的数据一个接一个地读出或写入。关于CPU（主方）储存器（从方）而言的块传递，常称为猝发式传递，其块长一般固定为数据线宽度（储存器字长）的4倍。写后读、读修改写操作：这是两种组合操作。只给出地点一次（表示同一地点），或进行先写后读操作，或进行先读后

20、写操作。广播、广集操作：一般而言，数据传递只在一个主方和一个从方之间进行。但有的总线赞同一个主方对多个从方进行写操作，这类操作称为广播。与广播相反的操作称为广集，它将选定的多个从方数据在总线上达成AND或OR操作，用以检测多其中断源。菊花链方式优先级裁决逻辑电路图独立恳求方式优先级鉴别逻辑电路图桥：在PCI总线系统构造中有三种桥。其中HOST桥又是PCI总线控制器，含有中央仲裁器。桥起侧重要的作用，它连结两条总线，使相互间互相通讯。桥又是一个总线变换零件，能够把一条总线的地点空间映照到另一条总线的地点空间上，进而使系统中随意一个总线主设施都能看到相同的一份地点表。桥自己的构造能够十分简单，如只

21、有信号缓冲能力和信号电平变换逻辑，也能够相当复杂，若有规程变换、数据快存、装拆数据等。*（1）某总线在一个总线周期中并行传递4个字节的数据，假定一个总线周期等于一个总线时钟周期，总线时钟频次为（2）假如一个总线周期中并行传递64位数据，总线时钟频次升为66MHz，总线带宽是多少解：（1）设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个总线周期传递的数据量用D表示，依据定义可得6Dr=D/T=D（1/T）=Df=4B3310/s=132MB/s33MHz，总线带宽是多少?2）64位=8B6Dr=Df=8B6610/s=528MB/s的一次信息送程大概分哪几个段？若采纳同步定，画出数据的同

22、步序。的一次信息送程，大概可分：求，仲裁，址，信息送，状返回。总线时钟启动信号读命令地点线地点数据线数据认同20.70*8=560MHz/s仲裁：依据仲裁路的地点不一样，仲裁方式分集中式和散布式两种。集中式仲裁有三种：式方式：离中央仲裁器近来的拥有最高先，离控制器越，先越低。点：只用极少几根就能按必定先序次控制，并且种式构很简单充。弊端：是的路故障很敏感，先固定。数器定方式：上的任一要求使用，通BR出求。中央仲裁器接到求信号此后，在BS“0”的状况下数器开始数，数通一地点向各。每个接口都有一个地点判路，当地点上的数与求的地点相一致，置“1”BS，得了使用，其中断数。每次数能够从“0”开始，也能

23、够从中断点开始。假如从“0”开始，各的先序次与式法相同，先的序是固定的。假如从中断点开始，每个使用的相等。可方便的改先。独立求方式：每一个共享的均有一求BRi和授BGi。当要求使用，便出的求信号。仲裁器中有一个排路，它依据必定的先序次决定第一响哪个的求，以授信号BGi。独立求方式的点是响快，即确立先响的所花的少，用不着一个接一个地。其次，先序次的控制相当灵巧。它能够先固定，比如BR0先最高，BR1次之BRn最低；也能够通程序来改先序次；能够用障蔽（严禁）某个求的法，不响来自无效的求。所以今世准广泛采纳独立求方式。点是响快，即确立先响的所花的少。先序次的控制也是相当灵巧的。散布式仲裁：不需要中央

24、仲裁器，而是多个仲裁器争使用。当它有求，把它独一的仲裁号送到共享的仲裁上，每个仲裁器将仲裁上获取的号与自己的号行比。假如仲裁上的号大，它的求不予响，并取消它的仲裁号。最后，者的仲裁号保存在仲裁上。然，散布式仲裁是以先仲裁策略基。*仲裁某CPU采纳集中式仲裁方式，使用独立求与菊花相合的二控制构。每一求BRi和授BGi成一菊花路。每一根求能够被若干个速率靠近的共享。当些要求送通BRi向仲裁器出求，的BGi串行每个，进而确立哪个享有控制。剖析明所示的仲裁序。解：从序看出，采纳异步定。当某个设施恳求使用总线时，在该设施所属的恳求线上发出申请信号BRi（1）。CPU按优先原则赞同后给出受权信号BGi作为

25、回答（2）。BGi链式查问各设施，并上涨从设施回答SACK信号证明已收到BGi信号（3）。CPU接到SACK信号后降落BG作为回答（4）。在总线“忙”标记BBSY为“0”状况该设施上涨BBSY，表示该设施获取了总线控制权，成为控制总线的主设施（在设施用完总线后，降落BBSY和SACK（6）开释总线。在上述选择主设施过程中，可能现行的主从设施正在进行传递。此时需等候现行传递结束，即现行主设施降落控制权。*散布式仲裁表示图5）。BBSY信号后（7），新的主设施才能上涨BBSY，获取总线（1）所有参加本次竞争的各主设施将设施竞争号CN取反后打到仲裁总线AB上，以实现“线或”逻辑。AB线低电平常表示起

26、码有一个主设施的CNi为1，AB线高电平时表示所有主设施的CNi为0。（2）竞争时CN与AB逐位比较，从最高位（b7）至最低位（b0）以一维菊花链方式进行，只有上一位竞争获胜者Wi+1位为1。当CNi=1，或CNi=0且ABi为高电平时，才使Wi位为1。若Wi=0时，将向来向下传达，使其竞争号后边的低位不可以奉上AB线。（3）竞争不到的设施自动撤掉其竞争号。在竞争时期，因为W位输入的作用，各设施在其内部的CN线上保存其竞争号其实不损坏AB线上的信息。（4）因为参加竞争的各设施速度不一致，这个比较过程频频（自动）进行，才有最后稳固的结果。竞争期的时间要足够，保证最慢的设施也能参加竞争。*总线周期

27、种类PCI总线周期由目前被受权的主设施倡始。PCI支持任何主设施和从设施之间点到点的平等接见，也支持某些主设施的广播读写。储存器读/写总线周期储存器写和使无效周期特别周期配置读/写周期*PCI总线周期的操作过程有以下特色：1）采纳同步时序协议。总线时钟周期以上跳沿开始，半个周期高电平，半个周期低电平。总线上所有事件，即信号电平变换出此刻时钟信号的下跳沿时刻，而对信号的采样出此刻时钟信号的上跳沿时刻。（2）总线周期由被受权的主方启动，以帧FRAME#信号变为有效来指示一个总线周期的开始。（3）一个总线周期由一个地点期和一个或多个数据期构成。在地点期内除给出目标地点外，还在C/BE#线上给出总线命

28、令以指明总线周期种类。（4）地点期为一个总线时钟周期，一个数据期在没有等候状态下也是一个时钟周期。一次数据传递是在挂钩信号IRDY#和TRDY#都有效状况下达成，任一信号无效（在时钟上跳沿被对方采样到），都将加入等候状态。（5）总线周期长度由主方确立。在总线周期时期FRAME#连续有效，但在最后一个数据期开始前撤掉。即以FRAME#无效后，IRDY#也变为无效的时刻表示一个总线周期结束。因而可知，PCI的数据传递以猝发式传递为基本体制，单调数据传递反而成为猝发式传递的一个特例。并且PCI拥有无穷制的猝发能力，猝发长度由主方确立，没有对猝发长度加以固定限制。（6）主方启动一个总线周期时要求目标方

29、确认。即在FRAME#变为有效和目标地点奉上AD线后，目标方在延缓一个时钟周期后一定以DEVSEL#信号有效予以响应。不然，主设施中断总线周期。（7）主方结束一个总线周期时不要求目标方确认。目标方采样到FRAME#信号已变为无效时，即知道下一数据传递是最后一个数据期。目标方传输速度跟不上主方速度，可用TRDY#无效通知主方加入等候状态时钟周期。当目标方出现故障不可以进行传输时，以STOP#信号有效通知主方中断总线周期。六、外头设施磁盘组有6片磁盘，每片有两个记录面，最上最下两个面不用。储存地区内径22cm，外径33cm，道密度为40道/cm，内层位密度400位/cm，转速6000转/分。问：共

30、有多少柱面?盘组总储存容量是多少?数据传输率多少?(4)采纳定长数据块记录格式，直接寻址的最小单位是什么?寻址命令中怎样表示磁盘地点?(5)假如某文件长度超出一个磁道的容量，应将它记录在同一个储存面上，仍是记录在同一个柱面上?解：(1)有效储存地区=(cm)因为道密度=40道/cm，所以4055=220道，即220个圆柱面。(2)内层磁道周长为2R=211=(cm)每道信息量=400位/cm69.08cm=27632位=3454B每面信息量=3454B220=759880B盘组总容量=759880B10=7598800B磁盘数据传输率Dr=rN为每条磁道容量，N=3454Br为磁盘转速，r=6

31、000转/60秒=100转/秒Dr=rN=1003454B=345400B/s(4)采纳定长数据块格式，直接寻址的最小单位是一个记录块(一个扇区)，每个记录块记录固定字节数量的信息，在定长记录的数据块中，活动头磁盘组的编址方式可用以下格式：此地点格式表示有4台磁盘（2位），每台有16个记录面/盘面（4位），每面有256个磁道（8位），每道有16个扇区（4位）。(5)假如某文件长度超出一个磁道的容量，应将它记录在同一个柱面上，因为不需要从头找道，数据读/写速度快。*某磁盘存贮器转速为3000转/分，共有4个记录面，每毫米5道，每道记录信息为12288字节，最小磁道直径为230mm，共有275道。

32、问：1）磁盘存贮器的容量是多少？2）最高位密度与最低位密度是多少？3）磁盘数据传输率是多少？4）均匀等候时间是多少？5）给出一个磁盘地点格式方案。解：1）每道记录信息容量=12288字节每个记录面信息容量=27512288字节共有4个记录面，所以磁盘储存器总容量为：427512288字节=字节2）最高位密度D1按最小磁道半径R1计算（R1=115mm）：D1=12288字节/2R1=17字节/mm最低位密度D2按最大磁道半径R2计算：R2=R1+（2755）=115+55=170mmD2=12288字节/2R2=字节/mm（3）磁盘传输率C=rNr=3000/60=50周/秒N=12288字节

33、（信道信息容量）C=rN=5012288=614400字节/秒（4）均匀等候时间=1/2r=1/(250)=10毫秒(5)台号柱面(磁道)号盘面(磁头)号扇区号此地点格式表示有4台磁盘，每台有4个记录面，每个记录面最多可容纳512个磁道，每道有16个扇区。*有一台磁盘机，其均匀寻道时间为了30ms,均匀旋转等候时间为120ms，数据传输速率为500B/ms，磁盘机上寄存着1000件每件3000B的数据。现欲把一件数据取走，更新后在放回原地，假定一次拿出或写入所需时间为：均匀寻道时间+均匀等候时间+数据传递时间此外，使用CPU更新信息所需时间为4ms,并且更新时间同输入输出操作不相重叠。试问：1

34、）盘上所有数据需要多少时间？2）若磁盘及旋转速度和数据传输率都提升一倍，更新所有数据需要多少间？解：（1）磁盘上总数据量=10003000B=3000000B读出所有数据所需时间为3000000B500B/ms=6000ms从头写入所有数据所需时间=6000ms所以，更新磁盘上所有数据所需的时间为：2（均匀找道时间+均匀等候时间+数据传递时间）+CPU更新时间=2（30+120+6000）ms+4ms=12304ms(2)磁盘机旋转速度提升一倍后，均匀等候时间为60ms；数据传输率提升一倍后，数据传递时间变为：3000000B1000B/ms=3000ms更新所有数据所需时间为：2（30+60

35、+3000）ms+4ms=6184ms刷新：电子束打在荧光粉上惹起的发光只好保持几十毫秒的时间。所以一定让电子束频频不停地扫描整个屏幕，该过程称为刷新。刷新频次越高，显示越没有闪耀。50Hz（起码）刷新储存器（视频储存器、显存）：为刷新供给信号的储存器。容量取决于分辨率和灰度级。M=rC*刷存的重要性能指标是它的带宽。实质工作时显示适配器的几个功能部分要争用刷存的带宽。假定总带宽的50%用于刷新屏幕，保存50%带宽用于其余非刷新功能。(1)若显示工作方式采纳分辨率为1024768，颜色深度为3B，帧频(刷新速率)为72Hz，计算刷存总带宽应为多少?(2)为达到这样高的刷存带宽，应采纳何种技术举措?解：(1)刷新所需带宽=分辨率每个像素点颜色深度刷新速率10247683B72/s=165888KB/s=162MB/s刷存总带宽应为162MB/s100/50=324MB/s(2)为达到这样高的刷存带宽，可采纳以下技术举措：使用高速的DRAM芯片构成刷存；刷存采纳多体交错构造；刷存至显示控制器的内部总线宽度由32位提升到64位，甚至128位；刷存采纳双端口储存器构造，将刷新端口与更新端口分开。*刷新储存器的重要性能指标是它的带宽。若显示工作方式采纳分辨率为1024768，颜色深度为24位，帧频（刷新速率）为72HZ，求：（1