集成电路方向学员常见技术问题解答

1、Q1： FPGA与ASIC的概念及有什么区别？FPGA (Field Programmable Gate Array)是现场可编程门阵列，它是在PAL、GAL、PLD 等可编程器件的基础上发展的产物，它是作为专用集成电路领域中的一种产定制电路而 出现的，优点是可编程、使用灵活，成本低，设计周期短；缺点是时钟速度和规模受到 限制。ASIC: (Application Specific Integrated Circuit)专用集成电路，是指应特定用户 要求和特定电子系统的需要而设计、制造的专用集成电路。特点是面向特定的用户的需 求、品种多、体积小、功耗低、性能高、缺点是设计周期长、成本高。Q2：

2、什么是窄沟道效应？窄沟道效应(narrow channel effect)：当金属-氧化物-半导体场效应晶体管(MOSFET) 的沟道宽度窄到可与源和漏的耗尽层宽度相比拟时，器件将发生偏离宽沟道的行为，这 种由窄沟道宽度引起的对器件性能的影响称为窄沟道效应。沟道宽度变窄导致阈值电压 增加，是窄沟道效应的重要方面，这与衬底中耗尽区沿沟道宽度的横向扩展有关。沟道 变窄使阈值电压增加与沟道长度变短使阈值电压减小的特性正好相反，因此在既是短沟 又是窄沟的小尺寸MOSFET中这两种相反的阈值电压特性使阈值电压趋于保持不变或仅 有极小的变化。Q3： Latch 和 Filp-flop 的异同？Latch与

3、DFF都是时序逻辑。输出不但同当前的输入相关，还同上一时间的输出相关。 区别是：Latch同所有的输入信号相关，当输入信号变化时，Latch就变化，没有时钟端。Flip-flop受时钟控制，只有在时钟触发时才采样当前的输入产生的输出。Q4：试画出两输入的电流镜差分电路Q5：锁相环有哪几部分组成?锁相环是一个相位负反馈控制系统。它由鉴相器、环路滤波器和电压控制振荡器三个基本部 件组成。基本原理是利用相位误差去消除频率误差，所以当电路达到平衡状态时，虽然会有 剩余相位误差存在，但频率误差可以降低到零，从而实现无频率误差的频率跟踪和相位跟踪。 锁相环对噪声还有良好的过滤作用。锁相环具有优良的性能，主

4、要包括锁定时无频差、良好 的窄带跟踪特性、良好的调制跟踪特性、门限效应、易于集成化等，因此被广泛应用于通信、 雷达、制导、导航、仪器表和电机控制等领域。Q6：半导体工艺中，掺杂有哪几种方式？常见的掺杂方式有：离子注入、热扩散两种。Q7：什么是latch-up，如何在版图中避免latch-up?Latch-up现象就是闩锁效应，它是指CMOS芯片中，在电源POWER VDD和地线GND（VSS） 之间由于寄生的PNP或NPN双极性BJT相互影响而产生的一低阻通路，电路接通后立即会在 VDD的GND之间产生大的电流，从而烧断电源端和地端相连金属引线而造成开路，这对芯片 而言是致命的。防护方法是：1

5、、在MOS区周围加上guard ring；2、加大P/NMOS的间距；3、多打contact和sub以减少连入的寄生电阻；4、衬底过孔与阱的过孔应尽量靠近source，降低Rwell与Rsub的阻 值。5、nmos尽量靠近GND； pmos尽量靠近VDD。Q8：什么是Antenna effect，如何在版图中避免？Antenna effect是天线效应，在芯片里，一条条长长的金属线或者多晶硅等导体，就 像是一根根天线，当有游离的电荷存在时，这些天线就会将它们收集起来，天线越长收集电 荷就越多，当电荷足够多时就会放电，放电时电压很大很容易对栅氧化层产生破坏并导致晶 体管失效。常见预防措施：1、跳

6、线法（一般为向上跳线）2、在线上加一个反偏的二极管，形成一个电荷泄放回路。3、插入缓冲器，切断长线消除天线效应。Q9：基尔霍夫定理的内容是什么？基尔霍夫定理包括两部分：节点电流方程和回路电压方程；节点电流方程是电流稳恒的条件下，输入电流之和等于输出电流之和；回路电压方程是指在一闭合回路中，电动势的代数和等于所有电阻上的电压降之和。Q10： N沟道增强型MOS管和稳压管的特征曲线。Q11：基本放大电路的作用、种类以及为什么常用差分电路？放大电路作用是将微弱的输入信号（电压、电流、功率）不失真地放大到负载所需要的数 值。放大电路有四种，分别是：电压放大电路、电路放大电路、互阻放大电路和互导放大电

7、路。差分电路也具有放大信号的功能。该电路的输入端是两个信号的输入，这两个信号的差 值，为电路有效输入信号，电路的输出是对这两个输入信号之差的放大。当存在干扰信号时， 会对两个输入信号产生相同的干扰，而二者之差不变，即干扰信号的有效输入为零，这就达 到了抗共模干扰的目的。Q12 :选择电阻时要考虑什么？大部分工艺提供多种不同的电阻材料，不同的材料可以制作适合不同阻值的电阻，因为 不同材料的精度和温度特性有很大差别，所以选择材质时要考虑到阻值范围、精度、工作环 境等影响。Q13:用逻辑门画出D触发器结构。Q14： VCO是什么，有那些参数？CO是压控振荡器，广泛应用于锁相环电路、时钟恢复电路和频率

8、综合器等电路中，主 要性能指标有：频率调谐范围、调频电压、输出功率、频率稳定度、相位噪声、频谱纯度、 电调速度、推频系数、频率牵引等。Q15：在版图设计中，有那些寄生效应，如何避免？在版图设计中，寄生效应是不可避免的，有寄生电阻、寄生电容、寄生电感三大种，由 于寄生效应对器件工作影响较大，所以我们在设计过程中要将引起寄生的因素考虑进去，并 尽量地将影响降到最低。对于寄生电阻，可以用缩短金属线长度，加宽金属线，或采用并联 方式布线来降低大电流路径；对于寄生电容，可以减小导线（以及其他层次，主要是金属） 重叠面积，选择较高层金属做导线；对于寄生电感，应该尽量减少环路的出现，特别是电源 以及电源地处

9、。Q16：同步传输与异步传输有什么区别？同步传输：存储电路中所有触发器的时钟都接同一种时钟脉冲源，因而所有触发器的状 态变化都是与所加的时钟脉冲信号同步。异步传输：电路中没有统一的时钟，有些触发器的时钟输入端与时钟脉冲相连，这些触 发器的状态就与时钟脉冲同步，而其他就不与时钟脉冲同步。Q17:解释是Setup time和Hold time的定义和在时钟信号延迟时的变化？Setup time和Hold time都是针对时序电路而言的，最简单情况就是D触发器。理想 状态下是在时钟上升沿时进行采样，其实在采样之前数据连入D触发器输入端需要一段时间 保持稳定，这段时间就是Setup time,称为建立

10、时间；数据采样后数据需要一个保持稳定时 间，这段时间就是Hold time，称为保持时间。Q18： Guard ring由什么构成？起什么作用？Guard ring即保护环，一般由接电源的NTAP或接地的PTAP构成（对于NWELL工艺而言）。Guard ring主要起到隔离保护作用防止Latch-up及减小噪声干扰，PTAP接地可以吸收大部 分的噪声。Guard ring宽度较宽在低频时有很好的效果，频率越高反而越差，此时窄的Guard ring表现平稳。Q19：已知电阻方块阻值为1K，要求R1(12K)、R2(18K)、R3(21K)三个电阻要匹 配如何实现？取R1，R2，R3的最大公约数

11、3K为基本单元，则R1，R2，R3拆分比为4： 6： 7，可以 采用以下 Match 方式：32132312321323123(R 省略，1,2,3 分别代表 R1,R2,R3)。Q20： 1： 2： 4 的 ABC 三个 MOS 的 match 方式。仅供参考：CBCACBCQ21：简述decouple capacitance的原理与作用及使用方式。decouple capacitance即去耦电容，一般用于多级电路中，利用电容的频率阻抗特性， 减小电源中的噪声，保证前后级间传递信号而不相互影响各级静态工作点而采取的措施，退 耦即减小器件产生的噪声对电源的干扰，一般使用方法为从电源引出一个较

12、小的电阻，该电 阻串联一个电容接地，有时也用一个大电容和一个小电容并联使用。Q22：解释电子迁移现象。子产品中金属互连线中的金属原子在电子的撞击下沿电子流动的方向作缓慢移动，有的 产生金属原子堆积，有的产生金属空隙，金属原子堆积的地方可能产生突起与邻近互连线形 成短路。影响电迁移因素有金属互连线的长宽厚度、温度、晶粒尺寸和结构、表面处理和钝 化层结构等；减小电迁措施：改善工艺条件，更换金属连线材料或在金属材料中添加元素降 低互连电阻等。Q23 :列举几种典型工艺。常用工艺：多晶硅栅COMS工艺、标准双极工艺、模拟BiCMOS工艺、bicmos工艺、CD 工艺。Q24:简述 NMOS、PMOS、

13、COMS 的概念。PMOS是指N型衬底、P沟道，靠空穴的流动运送电流的MOS管。NMOS是指P型衬底、N沟道，靠电子的流动运送电流的MOS管。CMOS，全称 Complementary Metal Oxide Semiconductor，即互补金属氧化物半导 体，它是由PMOS管和NMOS管共同构成。Q25： Nwell制程的版图中PMOS由多少层layer组成？1、有源区2、多晶硅3、金属一 4、N阱5、P掺杂6、过孔Q26： Y=A*B+C的逻辑符号及门级电路。Q27： Y=A*B+C*(D+E)的符号及门级电路。Q28：试给出mos电容的凹谷曲线图。Q29：为什么poly cont不能打在gate上？1、若打在gate上，cont刻蚀过程中，poly cont与s/d cont之间会有电势差， 会破坏栅氧。2、poly cont要打在厚氧上，gate那块是薄氧。Q30：宽metal挖slot的原因。1、机械方面：金属太宽，生产出来更容易发生形变，容易“翘”起来，损坏芯片。2、电气方面：电流有趋肤效应，开槽后有效增加了电流的流通途径。3、什么是latch-up，如何在版图中避免latch-up？Latch-up现象就是闩锁效应，它是指CMOS芯片中，在电源POWER VDD和地线 GND(VSS)之间由于寄生的PN