计算机专业基础综合-试卷1

1、计算机专业基础综合（存储器系统的层次结构）-试卷1（总分:72.00，做题时间：90分钟）一、单项选择题（总题数：24,分数：48.00）单项选择题1-40小题。下列每题给出的四个选项中，只有一个选项是最符合题目要求的。下列关于存储系统层次结构的说法中，不正确的是（）。存储层次结构中，离CPU越近的存储器速度越快，价格越贵，容量越小Cache-主存层次设置的目的是为了提高主存的等效访问速度主存一辅存层次设置的目的是为了提高主存的等效存储容量存储系统层次结构对程序员都是透明的 V此题考查的知识点：存储系统层次结构的基本概念。Cache-主存层次对所有程序员都是透明的。主存一辅 存层次只对应用程序

2、员透明，对系统程序员不透明。存储器的存取周期与存储器的存取时间的关系是（）。存取周期大于存取时间 V存取周期等于存取时间存取周期小于存取时间存取周期与存取时间关系不确定此题考查存储器存取周期与存取时间的概念及其关系。存取周期是存储器进行连续地读或写操作允许的最 短时间间隔，存取时间是存储器进行一次读或写操作所需的平均时间。以下几种存储器中，存取速度最快的是（）。Cache寄存器 V内存光盘存储层次结构中，离CPU越近的存储器速度越快，价格越贵，容量越小。寄存器就是离CPU最近的存储器。属于易失性存储器的是（）。E 2 PROMCache VFlash MemoryCD-ROM易失性存储器包括C

3、ache o虚拟存储器理论上的最大容量取决于（）。辅存容量主存容量虚地址长度 V实地址长度虚地址和实地址是虚拟存储器的两个基本概念，虚拟存储器的最大容量取决于虚地址长度，主存储器的最 大容量取决于实地址长度。下列存储保护方案中，不是针对“地址越界”访存违例的是（）。界限保护键保护环保护设置访问权限位 V设置访问权限位是针对“访问越权”访存违例的。下列关于DRAM刷新的说法中，错误的是（）。刷新是指对DRAM中的存储电容重新充电刷新是通过对存储单元进行“读但不输出数据”的操作来实现由于DRAM内部设有专门的刷新电路，所以访存期间允许进行刷新 V刷新期间不允许访存，这段时间称为“访存死区（也叫死时

4、间）”DRAM在访存期间不允许刷新。下列关于ROM和RAM的叙述中，正确的是（）。CD-ROM实质上是ROMFlash是对RAM的改进，可以实现随机存取RAM的读出方式是破坏性读出，因此读后需要再生只有DRAM读后需要刷新 VCD-ROM是光盘存储器，是一种机械式的存储器，与ROM有本质的区别，选项A错误。Flash存储器是E 2PROM 的改进产品，虽然它也可以实现随机存取，但从原理上讲仍属于ROM，而且RAM是易失性存储器，选项B 错误。DRAM的读出方式并不是破坏性的，读出后不需再生，选项C错误。SRAM采用双稳态触发器来记忆信 息，因此不需要再生；而DRAM采用电容存储电荷的原理来存储

5、信息，只能维持很短的时间，因此需要再生， 选项D正确。下面是有关DRAM和SRAM存储器芯片的叙述：I. DRAM芯片的集成度比SRAM高II. DRAM芯片的成本比 SRAM高III. DRAM芯片的速度比SRAM快IV. DRAM芯片工作时需要刷新，SRAM芯片工作时不需要刷新通常情 况下，错误的是（）。I 和 IIII 和I V田和VI 和 VDRAM的集成度高于SRAM，SRAM的速度高于DRAM，可以推出DRAM的成本低于SRAM。SRAM芯片工作时不需 要刷新，DRAM芯片工作时需要刷新。随机存储器RAM可分为静态和动态两种。SRAM由6个MOS管组成一个 记忆单元，它的存取速度快

6、，但集成度低，功耗也较大；DRAM由4个MOS管或单个MOS管组成一个记忆单 元，它的集成度高，功耗小，但存取速度慢。DRAM是靠MOS电路中的栅极电容来存储信息的，栅极电容上 的电荷数目会随着时间推移逐步泄漏，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程称为 刷新。下列关于DRAM刷新的说法中，错误的是（）。刷新操作按行进行，一次刷新一行中的全部存储单元刷新所需的行地址由DRAM内部的刷新计数器（行地址生成器）给出集中刷新的“死时间”要大于异步刷新的“死时间”分散刷新方式同样存在“死时间”V分散刷新方式不存在死时间。下列关于Cache的说法中，正确的是（）。采用直接映像时，Cach

7、e无需考虑替换问题 V如果选用最优替换算法，则Cache的命中率可以达到100%Cache本身的速度越快，则Cache存储器的等效访问速度就越快Cache的容量与主存的容量差别越大越好由于主存块是在不命中时被装入Cache，所以Cache命中率不可以达到100%。命中率比Cache本身速度对 Cache的等效访问速度影响更大。“小端次序”的机器上，四字节数据12345678H按字节地址由小到大依次存在为（）。12345678H56781234H34127856H78563412H V此题考查小端次序的基本概念。为了提高访问主存中信息的速度，要求“信息按整数边界存储（对齐方式存储）”，其含义是（

8、）。信息的字节长度必须是整数信息单元的存储地址是其字节长度的整数倍 V信息单元的字节长度必须是整数信息单元的存储地址必须是整数此题考查“信息按整数边界存储”的概念。某存储系统中，主存容量是Cache容量的1024倍，Cache被分为8个块，当主存地址和Cache地址采 用直接映像方式时，地址映射表的大小应为（）。（假设不考虑一致维护位。）6X1025bits8X10bits6X1024bits8X11bits V由于Cache被分为8个块，那么Cache有8行，采用直接映像，一行相当于一组。故该标记阵列每行存储 1个标记项，其中主存标记项为10bits（2 10 =1024，是Cache容量的

9、1024倍，那么就是地址长度比Cache 长10位），加上1位有效位，即为8X11bits。下面说法中正确的是（）。有了稳定的地址和写入的数据，再有了片选信号才能给出写命令，以便保证无误的写操作有了稳定的地址与片选信号才可以读信号应有一定的持续时间，以保证读写操作得以正常完成以上说法都正确 V存储器读写操作时，地址信号、片选信号、读写命令、读出的数据或写入的数据，它们之间在时序配合上 要满足以下这些条件：有了稳定的地址与片选信号才可以读；有了稳定的地址和写入的数据，再有了片选 信号才能给出写命令，以便保证无误的写操作。此外，这些信号应有一定的持续时间，以保证读写操作得 以正常完成。虚拟存储器中

10、的页表有快表和慢表之分，下面关于页表的叙述中正确的是（）。快表与慢表都存储在主存中，但快表比慢表容量小快表采用了优化的搜索算法，因此查找速度快快表比慢表的命中率高，因此快表可以得到更多的搜索结果快表采用高速存储器件组成，按照查找内容访问，因此比慢表查找速度快 V快表采用的是相联存储器，而不是依赖搜索算法来查找的，而慢表通常是依赖于查找算法，故选项A和B 错误。快表的命中率有可能高于慢表，但快表仅是慢表的一个部分拷贝，不能得到比慢表更多的结果，因 此选项C错误。已知Cache命中率H=0. 98，主存比Cache慢4倍，巳知主存的存取周期为200ns，Cache /主存的效率 是（）。 TOC

11、o 1-5 h z 0.920.94V0.960.98R=T /T =4； T =T /4=50 ns； E=1 / R+（1-R）H=1 / 4+（14） X0. 98=0. 94。已知Cache命中率H=0. 98,主存比Cache慢4倍，巳知主存的存取周期为200ns，平均访问时间是（）。125ns75ns55ns53nsVR=T /T =4； T =T/4=50ns； T =T / E=T X 4-3X0. 98=50X 1. 06=53ns。CPU执行一段程序时Cache完成存成的次数为3800次，主存完成存取的次数为200次，巳知Cache存 取周期为50ns，主存为250ns，那

12、么Cache /主存系统的效率为（）。86. 3%87. 2%83. 3% V85. 5%命中率 H=N / （N c +N m ）=3800 / （3800+200）=0. 95；主存慢于 Cache 的倍率：r=t “ / t =250ns / 50ns=5； 访问效率：e=1 / r+(1-r)H=l / 5+(1-5) X0. 95=83. 3%。下列关于Cache和虚拟存储器的叙述中，正确的是（）。当Cache没有命中时，会引起处理器切换进程，以更新Cache中的内容当虚拟存储器失效（如缺页）时，处理器将会切换进程，以更新主存中的内容 VCache和虚拟存储器由硬件和操作系统共同实现

13、，对应用程序员均是透明的虚拟存储器的容量等于主存和辅存的容量之和Cache失效与虚拟存储器失效的处理方法不同，Cache完全由硬件实现，不涉及软件端，而虚拟存储器由硬 件和OS共同完成，缺页时才会发出缺页中断，故选项A错误，选项B正确，选项C错误。在虚拟存储器中， 主存的内容只是辅存的一部分内容，故选项D错误。影响高速缓存命中率的因素有（）。I .每次与内存交换信息的单位量II. Cache的容量III. Cache 结构IV.不同映像方式V主存的大小I、II、III、IV VI、II 和II、I和V只有I影响Cache命中率的因素有以下几点：（1）Cache的容量：更大的Cache容量，对提

14、高命中率是有好处的， 而容量达到一定大小之后，再增加其容量对命中率的提高并不明显。（2）Cache line size（每次与内存交 换信息的单位量）:Cache在命中的情况下，可以在O等待状态快速向CPU提供指令和数据，而一旦不命中， CPU就必须到主存去取信息，会增加几个等待状态。所以为减少访问内存的次数，可通过每次到内存取信 息时不是以一个字为单位，而是以几个字在主存与Cache之间实现信息传送。Cache line size太大，会 减慢本次完成传送的进度，还可能出现Cache中太多信息而不被CPU使用，造成费时费资源。（3）多级的 Cache结构：在巳有Cache存储器系统之外再增加

15、一个容量更大的Cache，此时第一级Cache中保存的信息 第二级Cache中也保存，CPU访问第一级Cache出现缺失时就去访问第二级Cache。若两个Cache命中率为 90%，两个合起来的命中率为99%，所以不可再增加第三级Cache。 （4）不同映像方式：全相联映像方式 很难实用，直接映像方式命中率略低，多路组相联映像方式性能/价格比更好。设某按字节编址的计算机巳配有00000H07FFFH的ROM区，地址线为20位，现再用16KX8位的RAM 芯片构成剩下的RAM区08000HFFFFFH，则需要这样的RAM芯片（）片。 TOC o 1-5 h z 6162 V6364RAM区的地址

16、范围为0000 1000 0000 0000 00001111 1111 1111 1111 1111，由此可知RAM区的大小为 31X32 KB，（31X32KB） / 16KB=62。下列关于相联存储器的说法中，错误的是（）。相联存储器指的是按内容访问的存储器在实现技术相同的情况下，容量较小的相联存储器速度较快相联存储器结构简单，价格便宜 V在存储单元数目不变的情况下，存储字长变长，相联存储器的访问速度下降 相联存储器的基本概念。二、综合应用题（总题数：4,分数：24.00）综合应用题41-47小题。（分数：6.00）假设CPU执行某段程序时，950次从Cache得到数据，50次从主存得到

17、数据，巳知Cache存取周期为50ns， 主存存取周期为200ns（设每次访问时，Cache访问与主存访问并发进行，如Cache命中则中断主存的访问）。 求：（分数：6.00）（1）.Cache的命中率。正确答案：（正确答案：Cache未命中情况下才需要从主存取数据，故Cache的命中率=Cache命中次数： （Cache 命中次数+Cache 未命中次数）=950（950+50） =0. 95）（2）.平均访问时间。正确答案：(正确答案：平均访问时间=(950X50ns+50X200ns) ： 1000=57. 5ns).Cache-主存系统的效率。正确答案：(正确答案:Cache-主存系统

18、的效率=Cache存取周期/平均访问时间=5057.5X100% =87.0%) 巳知某8位机的主存采用半导体存储器，地址码为18位，若使用4KX4位RAM芯片组成该机所允许的最大 主存空间，并选用模块条的形式，问：(分数：6.00).若每个模块条为32KX8位，共需几个模块条？ 正确答案：(正确答案：由于主存地址码给定18位，所以最大存储空间为2 18 =256 KB，主存的最大容量 为256KB。现每个模块条的存储容量为32KB，所以主存共需256KB：32KB=8块板。).每个模块内共有多少片RAM芯片？ 正确答案：(正确答案:每个模块条的存储容量为32KB，现使用4KX4位的RAM芯片

19、拼成4KX8位(共8组)，用地址码的低12位(A 0A 11 )直接接到芯片地址输入端，然后用地址的高3位(A 14A 12 )通过3线-8 线译码器输出，分别接到8组芯片的选片端。共有8X2=16个RAM。).主存共需多少RAM芯片?CPU如何选择各模块条？ 正确答案：(正确答案：据前面所得，共需8个模块条，每个模块条上有16片芯片，故主存共需8X16=128 片RAM芯片。)设某机中，CPU的地址总线为A 15A 0，数据总线为D 7D 0 (A 0、D 0为最低位)。存储器地址空间 为3000H67FFH。其中3000H-4FFFH为ROM区，选用4KX2的ROM芯片；5000H67FFH为RAM区，选用 2KX4的SRAM芯片。请问：(分数：6.00)(1).组成该存储器需要多少片ROM芯片和SRAM芯