数字逻辑第三章1

1、3.1 逻辑电路设计文档标准逻辑电路设计文档标准3.1.1 框图框图 3.1.2 门的符号标准门的符号标准 3.1.3 信号名和有效级信号名和有效级3.1.4 引端的有效级引端的有效级3.1.5 引端有效级的变换引端有效级的变换3.1.6 图面布局及总线图面布局及总线3.1.7 时间图时间图 3.2 组合电路分析组合电路分析3.2.1 穷举法穷举法3.2.2 逻辑代数法逻辑代数法3.2.3 利用摩根定律分析利用摩根定律分析3.2.4 利用卡诺图利用卡诺图3.3 组合电路设计组合电路设计3.3.1 根据逻辑问题的描述根据逻辑问题的描述写出逻辑表达式写出逻辑表达式第三章第三章 组合逻辑电路的分析与

2、设计组合逻辑电路的分析与设计3.3.2 逻辑电路的变换逻辑电路的变换3.4 组合电路中的竞争与险象组合电路中的竞争与险象3.4.1 竞争现象竞争现象3.4.2 险象险象3.4.3 险象的判别险象的判别3.4.4 险象的消除险象的消除3.5 常用常用MSI组合逻辑器件及组合逻辑器件及应用应用3.5.1 译码器译码器3.5.2 编码器编码器3.5.3 三态缓冲器三态缓冲器3.5.4 多路选择器多路选择器3.5.5 奇偶校验电路奇偶校验电路3.5.6 比较器比较器3.5.7 加法器加法器逻辑电路的分类：逻辑电路的分类：组合逻辑电路组合逻辑电路 Combinational Logic Circuit

3、时序逻辑电路时序逻辑电路 Sequential Logic Circuits第三章第三章 组合逻辑电路的分析与设计组合逻辑电路的分析与设计Combinational Logic Circuit Analysis & Design组合逻辑电路的特点：组合逻辑电路的特点：电路输出仅取决于当时的输入，电路输出仅取决于当时的输入， 而与过去的输入情况无关。而与过去的输入情况无关。时序逻辑电路的特点：时序逻辑电路的特点：电电路输出不仅取决于当时的输入， 而且也与过去的输入情况有关，况有关， 即与过去的电路状态有关。即与过去的电路状态有关。组合逻辑电路的模型组合逻辑电路的模型组合电路组合电路x1xnf1f

4、m3.1 逻辑电路设计文档标准逻辑电路设计文档标准Documentation Standards 用用结构化的思想结构化的思想完成一个复杂系统的分析与设计过程：完成一个复杂系统的分析与设计过程：作为作为规范化的技术规范化的技术“语言语言” ，逻辑电路设计文档标，逻辑电路设计文档标准在对数字系统的分析、设计和技术交流中都很重要。准在对数字系统的分析、设计和技术交流中都很重要。一个电路系统的文档至少应包括如下一个电路系统的文档至少应包括如下五个方面五个方面。1. 整个复杂系统划分成若干子系统；整个复杂系统划分成若干子系统；2. 每个子系统划分成较为简单、较为规范的电路单元；每个子系统划分成较为简单

5、、较为规范的电路单元；3. 自顶向下自顶向下地规划设计地规划设计(Top-down Modular Design) ， 从下而上从下而上的进行分析和设计的进行分析和设计(Bottom-up Process)；4. 建立一套标准化的逻辑电路描述文档。建立一套标准化的逻辑电路描述文档。 3.1.1 框图框图 (Block Diagram)：1. 系统总框图系统总框图：子系统框图子系统框图：将一个大系统的划分成几个子系统，将一个大系统的划分成几个子系统，由这几个子系统构成说明整个系统由这几个子系统构成说明整个系统组成的总框图。按子系统再分别构组成的总框图。按子系统再分别构成其框图。如上例图。成其框图

6、。如上例图。 用用方框、圆框方框、圆框等粗略表示系统的输入、输出、功能等粗略表示系统的输入、输出、功能模块（或称子系统），各模块的功能用文字加以说模块（或称子系统），各模块的功能用文字加以说明；明； 用用带箭头连线带箭头连线表示模块之间主要信息通路、流向和表示模块之间主要信息通路、流向和控制信号。控制信号。表示一个完整的系统模块。表示一个完整的系统模块。参见书参见书P80图图3.2。 2. 逻辑图逻辑图 (Logic Diagram)将将框图框图的粗略表示，具体地用文字说明器件类型。的粗略表示，具体地用文字说明器件类型。例如例如32位寄存器：位寄存器：32位位寄寄存存器器框框图图及及逻逻辑辑图

7、图32寄存器3232(a) 框图框图32位寄存器474LS3773232 (b) 框图框图3288(C)逻辑图逻辑图74LS37774LS37774LS37774LS3778888888323. 原理图原理图 (Schematic Diagram)4. 时间图时间图 (Timing Diagram)在在逻辑电路图逻辑电路图(Logic Diagram)中，中，详细标明详细标明器件类器件类型、端脚之间的连接、信号名等条件细节，再次细化逻型、端脚之间的连接、信号名等条件细节，再次细化逻辑电路图。辑电路图。 逻辑图参见书逻辑图参见书P79图图3.1( c )。 原理图参见书原理图参见书P89图图3.

8、19。反映逻辑信号之间反映逻辑信号之间对应的时间关系对应的时间关系，特别是要能反，特别是要能反映出关键信号之间因果关系和传输延迟。映出关键信号之间因果关系和传输延迟。参见书参见书P92图图3.22和图和图3.23。5. 结构化逻辑描述结构化逻辑描述 (Structured Logic Description)6. 电路说明电路说明 (Circuit Description)说明结构化逻辑器件的内部功能，如说明结构化逻辑器件的内部功能，如PLA、存储器、存储器芯片或者某些具有专门功能的中、大规模器件；芯片或者某些具有专门功能的中、大规模器件；用文字简明叙述电路的用文字简明叙述电路的使用方法使用方

9、法； 解释内部的解释内部的工作方法工作方法；列出设计和操作中所有可能的列出设计和操作中所有可能的潜在缺陷潜在缺陷，以及在使，以及在使用不当中用不当中隐含的问题隐含的问题。用用逻辑等式逻辑等式、状态表状态表(图图)、功能表功能表或或程序表程序表等形式说明。等形式说明。3.1.2 门的符号标准门的符号标准 (Gate Symbols Standards) 逻辑门的符号标准逻辑门的符号标准: 长方形符号长方形符号：中国国标、：中国国标、IEC标准、标准、IEEE标准标准 变形符号变形符号： IEEE标准标准常用门的符号表示参见下页所示。常用门的符号表示参见下页所示。图图3.3 常用逻辑门的两种表示形

10、式常用逻辑门的两种表示形式电路名称电路名称原符号原符号变形符号变形符号跟随器跟随器非非 门门与与 门门或或 门门与非门与非门或非门或非门与或非门与或非门异或门异或门11&111&=1 门的等效符号门的等效符号: 逻辑门的等效符号参见下页所示。逻辑门的等效符号参见下页所示。&111 &111&对上述常用门中输入信号进行有效级变换对上述常用门中输入信号进行有效级变换(变反变反)，并，并按照按照DeMorgan定律定律得到的门的得到的门的等效符号等效符号。实际上，等效变换即为实际上，等效变换即为小圆圈小圆圈（表示反相器）在门（表示反相器）在门的符号上的的符号上的出现和移动出现和移动。如下图。如下图逻

11、辑门的等效符号逻辑门的等效符号电路名称电路名称原符号原符号等效符号等效符号跟随器跟随器非非 门门与与 门门或或 门门与非门与非门或非门或非门1111&111&1&3.1.3 信号名和有效级信号名和有效级 (Signal Names and Active Levels) 信号命名：信号命名： 为了电路分析，对电路的各个为了电路分析，对电路的各个输入、输出信号输入、输出信号进行进行规范化命名规范化命名，即取名最好源自信号的名称或者是它的缩，即取名最好源自信号的名称或者是它的缩写。如：写。如：数据信号数据信号Datai (Di)；地址信号地址信号Addri (Ai)；控制信号控制信号Conti (C

12、i)、Reset、Set、 ；检测信号检测信号Ready、Error、 、等待信号等待信号Wait、；片选信号片选信号CS；使能信号；使能信号EN； 。 参见书参见书P91图图3.21。 信号的有效级信号的有效级 (Active levels for Signals) 控制信号、测试信号控制信号、测试信号等：等： 在正逻辑在正逻辑中，中，高电平与逻辑高电平与逻辑“1”等效，等效， 低电平与逻辑低电平与逻辑“0”等效。等效。 （参见书第二章（参见书第二章P27图图2.2） 有效级有效级分高有效或低有效。分高有效或低有效。高有效高有效：信号为：信号为高电平高电平或为或为逻辑逻辑“1”时为有效；时为

13、有效；低有效低有效：信号为：信号为低电平低电平或为或为逻辑逻辑“0”时为有效；时为有效；此类信号都有一个与之对应的此类信号都有一个与之对应的有效级有效级。当信号处在其有效级时，逻辑电路才能正确地执行当信号处在其有效级时，逻辑电路才能正确地执行其功能。其功能。 有效级的有效级的约定约定（即表示法）：（即表示法）： 用一些符号作为信号名的用一些符号作为信号名的前缀前缀或或后缀后缀，这些符号反，这些符号反映了信号的有效性，如下表所示。映了信号的有效性，如下表所示。本书采用表中本书采用表中“EN(高有效高有效)、/EN(低有效低有效)”的这一的这一组表示法。组表示法。低低电平有效电平有效高电平有效高电

14、平有效ACKERROR.LACS(L)CS*/ENRESET#ACKERROR.HACS(H)CSENRESET 信号名信号名不能采用反变量符号，不能采用反变量符号，不能采用逻辑表达式不能采用逻辑表达式。/ENRDYF逻辑逻辑电路电路如下图如下图中，中，RDY (准备好准备好) 为为 测试信号，测试信号， /EN (使能使能) 为为 控制信号，控制信号，当当RDY为高电平、为高电平、/EN为低电平时，则该电路工作。为低电平时，则该电路工作。 例：例：设计一个逻辑。设计一个逻辑。确定信号名：确定信号名：READY/OUT&/RUNPWR/ITL/RST使得加电（高有效信号）时产生一个低有效输出，

15、使得加电（高有效信号）时产生一个低有效输出，系统不复位（低有效信号），内部锁系统不复位（低有效信号），内部锁InTerLock关闭关闭（低有效信号），给出一个运行信号（低有效信号）（低有效信号），给出一个运行信号（低有效信号） ，数据已准备好（高有效信号）。数据已准备好（高有效信号）。输入变量输入变量 加电加电= PWR，复位，复位= /RST，内部锁，内部锁= /ITL， 运行运行= /RUN，数据准备好，数据准备好= READY输出变量输出变量 输出输出= /OUT3.1.4 引端的有效级引端的有效级(Active levels for pins)本书采用的是本书采用的是“逻辑非符号体制逻

16、辑非符号体制”。另一种是另一种是“极性符号体制极性符号体制” （略）。（略）。引端的有效级：引端的有效级： 是指电路的输入、输出上的是指电路的输入、输出上的物理量物理量 与电路的与电路的内部逻辑状态内部逻辑状态的对应关系。的对应关系。对应关系：指选用器件的对应关系：指选用器件的引端的有效级引端的有效级 与所给与所给信号的有效级信号的有效级相匹配。相匹配。逻辑非符号体制逻辑非符号体制 电路的电路的外部逻辑状态与内部逻辑状态外部逻辑状态与内部逻辑状态的对应关系。的对应关系。 &1ENABLEaDORDYSIDbcd器件框图上器件框图上不带逻不带逻辑非符号辑非符号(小圆圈小圆圈)器件框图上器件框图上

17、带逻辑带逻辑非符号非符号abcd1&ENABLEDORDYSID在本体制下存在在本体制下存在两级对应关系两级对应关系：例：所示框图中例：所示框图中 a、b、c、d为外部逻辑状态；为外部逻辑状态； ENABLE、DO、RDY、SID为内部逻辑状态。为内部逻辑状态。例：如图所示例：如图所示 器件框图上器件框图上不带逻辑非符号不带逻辑非符号（即（即小圆圈小圆圈）的输入）的输入 a 与与 X、输出、输出 c 与与 Z 的关系：若的关系：若 Z = f(X)，则，则 c = f(a)acXZaX0101Zc0101acXZ 器件框图上器件框图上带逻辑非符号带逻辑非符号的输入的输入a 与与 X、输出、输出

18、 c 与与Z 的关系：若的关系：若 Z = f(X)，则，则 c = Z = f(X) = f ( a )aX0110Zc0110 电路的输入、输出信号的电路的输入、输出信号的物理量物理量 正逻辑约定正逻辑约定&XYZabca bcL LL HH LH HHLHHa bc0 00 11 01 11011X YZ0 00 11 01 10001 与电路的与电路的外部逻辑状态外部逻辑状态的对应关系，的对应关系，用正逻辑或负逻辑加以约定。用正逻辑或负逻辑加以约定。如下图所示：如下图所示： Z = XY c = Z = XY = a b逻辑电平对应关系：逻辑电平对应关系：H (高电平高电平) “1”(

19、外部逻辑状态外部逻辑状态) L (低电平低电平) “0”(外部逻辑状态外部逻辑状态) 负逻辑约定负逻辑约定注：本书采用注：本书采用逻辑非符号体制逻辑非符号体制的的正逻辑约定正逻辑约定。如下图所示：如下图所示：Z = X+Y c = Z = X +Y = a + b逻辑电平对应关系：逻辑电平对应关系：H (高电平高电平) “0”(外部逻辑状态外部逻辑状态)11XYZabca bcH HH LL HL LLHLLa bc0 00 11 01 11011X YZ0 00 11 01 10111L (低电平低电平) “1”(外部逻辑状态外部逻辑状态)3.1.5 引端有效级的变换引端有效级的变换 (Bu

20、bble-to-bubble Logic design)例：下面两组的各四种分别表示四个完成例：下面两组的各四种分别表示四个完成同一逻辑功能同一逻辑功能的器件：的器件： 四种四种“或或”功能功能 四种四种“与与”功能功能1或门（或门（7432）1或非门（或非门（7402）1与非门（与非门（7400）1与门（与门（7408）&与门（与门（7408）&与非门（与非门（7400）&或非门（或非门（7402）&或门（或门（7432） 目的：目的：使逻辑电路的功能一目了然使逻辑电路的功能一目了然 结果：结果：使所选用使所选用器件引端的有效级器件引端的有效级 与与 所给的信号有效级所给的信号有效级 相匹配

21、相匹配 方法：方法：对器件引端的有效级进行变换。对器件引端的有效级进行变换。1. 引端有效级的变换引端有效级的变换，包括：包括：&REYREQBUSY高有效输入、高有效输出高有效输入、高有效输出&/REY/REQBUSY低有效输入、高有效输出低有效输入、高有效输出&REYREQ/BUSY高有效输入、低有效输出高有效输入、低有效输出&/REY/REQ/BUSY低有效输入、低有效输出低有效输入、低有效输出 输入引端的变换：或为高有效、或为低有效，输入引端的变换：或为高有效、或为低有效， 输出引端的变换：分别为高有效、或低有效。输出引端的变换：分别为高有效、或低有效。例例 如下图如下图 Busy =

22、 REYREQ 对应了四种电路。对应了四种电路。2. 引端有效级的变换规则引端有效级的变换规则 (Bubble-to-bubble Logic Design Rules)规则规则1：&A/BF&/A/BF&/AB/F 在在保持保持输入与输出输入与输出逻辑功能不变逻辑功能不变的条件下，依照如的条件下，依照如下下变换规则变换规则对逻辑图进行任意变换。对逻辑图进行任意变换。(也称也称圆圈逻辑圆圈逻辑Bubble Logic)任何输入或输出端加上或删去逻辑非符号任何输入或输出端加上或删去逻辑非符号 (即小圆即小圆圈圈)，且其对应的信号有效级变反，则逻辑图的功能不，且其对应的信号有效级变反，则逻辑图的功

23、能不变。变。规则规则2：1&ABCDF1&ABCDF逻辑图内部连线的两端，同时加上或删去逻辑非符逻辑图内部连线的两端，同时加上或删去逻辑非符号，则逻辑图的功能不变。号，则逻辑图的功能不变。规则规则3：&1ABCDF&1ABCDF单个逻辑非符号在内部连线两端移动时逻辑图的功单个逻辑非符号在内部连线两端移动时逻辑图的功能不变。能不变。规则规则4：&ABF1/A/B/F1ABF若一个门的输入输出端同时加上或删去逻辑非符号，若一个门的输入输出端同时加上或删去逻辑非符号，或输入、输出信号有效级同时取反，且门的符号或输入、输出信号有效级同时取反，且门的符号“与与”、 “或或”互变互变时，则得到的新的逻辑图

24、的功能不变。时，则得到的新的逻辑图的功能不变。变换的最终目标变换的最终目标 变换后的结果应满足下列规定变换后的结果应满足下列规定 如前面四个变换规则所示：如前面四个变换规则所示：若与门的输出端若与门的输出端无逻辑非符号无逻辑非符号，则，则F为为高有效高有效； 与门的输出端与门的输出端有逻辑非符号有逻辑非符号，则，则/F为为低有效低有效。 器件的器件的 输出信号有效级输出信号有效级 应应 与与 对应的对应的 输出引端的有效级输出引端的有效级 一致一致。 即输出端有逻辑非符号，输出信号为低有效，否则为即输出端有逻辑非符号，输出信号为低有效，否则为高有效。高有效。DATASELBSELAB&11AS

25、EL即即 输入端有逻辑输入端有逻辑非符号非符号，输入信号为，输入信号为低有效低有效，否则否则 输入端没有逻辑输入端没有逻辑非符号非符号，输入信号为高有效。，输入信号为高有效。如：下图所示：如：下图所示： 当当 输入信号有效级输入信号有效级 与其与其 对应的对应的 输入端有效级输入端有效级 一致一致时，时，当当该信号有效该信号有效时，则器件内部时，则器件内部逻辑功能有效逻辑功能有效。DATA =A 当当SEL = 1B 当当SEL = 0 选择输入信号选择输入信号SEL连接到与非门连接到与非门的输入端的输入端(无逻辑非无逻辑非符号符号)，则选择，则选择DATA=A时的时的SEL是高有效；是高有效

26、； SEL还连接到非门还连接到非门的输入端的输入端(有逻辑非符号有逻辑非符号)，则选择，则选择DATA= B时的时的SEL是低有效。是低有效。即输出数据信号即输出数据信号DATA如下：如下：则则 当该当该信号无效信号无效时，则器件内部时，则器件内部逻辑功能才有逻辑功能才有效效。这是应。这是应尽量避免尽量避免出现的情况。出现的情况。 若若 输入信号有效级输入信号有效级与其与其 对应的对应的 输入端有效级输入端有效级 不一致不一致时，时，例例 下图中选择信号下图中选择信号SEL的有效性不明确。的有效性不明确。SELBSELAB&1ASELDATA1 应用变换规则，可以将一个应用变换规则，可以将一个

27、意义模糊、结构不好意义模糊、结构不好 的逻辑变成一个的逻辑变成一个可读性好的可读性好的逻辑图。逻辑图。使：使：高有效输出与高有效输入相连，高有效输出与高有效输入相连， 低有效输出与低有效输入相连，低有效输出与低有效输入相连，这样，可直接从逻辑图中读出逻辑函数，这样，可直接从逻辑图中读出逻辑函数， 而不用跟踪求反后的变量。而不用跟踪求反后的变量。/DCAB&11例：逻辑不匹配。例：逻辑不匹配。逻辑匹配。逻辑匹配。/DCAB&113.1.6 图面布局及总线图面布局及总线 (Drawing Layout and Buses)在逻辑图及原理图中，规定：在逻辑图及原理图中，规定： 信息流信息流：默认从左

28、至右，或者从上到下，若不能保：默认从左至右，或者从上到下，若不能保证则使用箭头提示信息流方向，有单向和双向之分。证则使用箭头提示信息流方向，有单向和双向之分。 逻辑器件：逻辑器件：输入端画在左边，输出端画在右边。输入端画在左边，输出端画在右边。 图中应注明图中应注明所用集成电路的所用集成电路的型号型号、连线的、连线的引端号引端号、电电 路在整个原理图中的路在整个原理图中的编号编号以及输入、输出以及输入、输出信号信号名名等。等。ABAB 需要需要分页分页画出的画出的原理图原理图要合理地划分出每页的模要合理地划分出每页的模块，既要完整又要使页与页之间的连线尽可能地块，既要完整又要使页与页之间的连线

29、尽可能地少，并清楚地标注出它们之间的连接关系。少，并清楚地标注出它们之间的连接关系。 信息线的交叉点：信息线的交叉点：手工作图时用圆点表示，手工作图时用圆点表示，CAD作图作图 时用时用T型。参见书型。参见书P89图图3.18所示。所示。手工画手工画机器画机器画(a) 交叉交叉(b) 连接连接(c) 连接连接不允许不允许 总线的表示法：总线的表示法：单向总线符号单向总线符号 双向总线符号双向总线符号22总线的接点总线的接点没有连接的交叉没有连接的交叉(a)双线表示总线双线表示总线(b)单线表示总线单线表示总线3.1.7 时间图时间图 参见书参见书92图图3.22和图和图3.23。3.2 组合电

30、路分析组合电路分析Combinational Logic Circuit Analysis电路分析的目的：电路分析的目的：逻辑逻辑电路图电路图改进改进电路电路用卡诺图用卡诺图化简化简表达式表达式分析逻辑分析逻辑功能功能列出列出真值表真值表写出逻辑写出逻辑表达式表达式根据给定电路，分析该电路输出与输入之间的逻根据给定电路，分析该电路输出与输入之间的逻辑关系，得出电路的逻辑功能的描述，进而评估此电路辑关系，得出电路的逻辑功能的描述，进而评估此电路的性能，还可进一步改进电路。的性能，还可进一步改进电路。分析的一般步骤：分析的一般步骤：如下图所示：如下图所示：3.2.1 穷举法穷举法 穷举法的结果是真

31、值表。穷举法的结果是真值表。例：分析如图例：分析如图3输入输入1输出输出的逻辑电路。的逻辑电路。F&11x11yz1x y zF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101100101即：列出即：列出n个输入变量的所有个输入变量的所有2n个输入组合个输入组合，并根据每，并根据每一个输入组合决定所有门的输出，逐级推出电路的一个输入组合决定所有门的输出，逐级推出电路的输出，得到真值表。输出，得到真值表。3.2.2 逻辑代数法逻辑代数法 根据电路逐级写出各门的输出表达式，直至写出根据电路逐级写出各门的输出表达式，直至写出整个电路的输出逻辑表达式。如下图整个电路

32、的输出逻辑表达式。如下图:F&11x11yz1根据布尔代数进行表达式变换，如下：根据布尔代数进行表达式变换，如下：F =(x+y) z + (xyz) = (x + z)(y + z) ( x + y + z) 或与式或与式 = (xz)(yz)(xyz) 与非与非与非式与非式上述表达式对应不上述表达式对应不同结构的逻辑电路。同结构的逻辑电路。参见书参见书P95图图3.25。F = xz + yz + xyz 与或式与或式3.2.3 利用摩根定律分析利用摩根定律分析 若电路采用与非门和或非门实现，函数表达式需要若电路采用与非门和或非门实现，函数表达式需要反复应用反复应用摩根定律摩根定律简化：简

33、化： 对应不同结构的逻辑电路，参见书对应不同结构的逻辑电路，参见书P96图图3.26、 P97图图3.27 。F = (AB C) + (A+B+C) + (A+D) = (A+B) C (A+B+C)(A+D) = ( A+B ) C) ( A+B+C )(A+D) = (A+B) C (A+D)3.2.4 利用卡诺图化简函数，通过函数表达式或真值利用卡诺图化简函数，通过函数表达式或真值表分析其逻辑功能。表分析其逻辑功能。例例1：分析如图逻辑电路。：分析如图逻辑电路。F&1&AC11ABBCACP1P2P3P4P5P6P1 = ACP2 = A + BP3 = B + CP4 = A C这是

34、一个这是一个输出恒为输出恒为 1 的逻辑电路。的逻辑电路。P5 = P1 P2 = AC A+B = A + BF = P5 P6 = (A + B) A B C = 0 + 0 = 1P6 = P3 + P4 = B + C + A C = A B C 例例2：分析如图逻辑电路。：分析如图逻辑电路。写出最简表达式：写出最简表达式： 从表达式直接看从表达式直接看不出明确的逻辑关系，不出明确的逻辑关系，再通过真值表来分析：再通过真值表来分析：F = AB BC CA = AB + BC + CA& &A&BCF&A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01

35、 1 101111110 从真值表可以得出：从真值表可以得出：这是一个这是一个三变量非一致三变量非一致电路。电路。例例3：分析如图逻辑电路。：分析如图逻辑电路。写出最简表达式：写出最简表达式：通过真值表来分析：通过真值表来分析：A8 = B8 + B4 + B2 = B8 B4 B2 A4 = B4 B2 = B4B2 + B4B2A2 = B2 A1 = B1 这是一个这是一个BCD码对码对9变补变补器。器。=1B81B4B2B1A8A4A2A11B8 B4 B2 B1A8 A4 A2 A10 0 0 00 0 0 1 0 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00

36、 1 1 11 0 0 01 0 0 1 1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 0例例4：分析如图逻辑电路。：分析如图逻辑电路。1. 写出最简表达式：写出最简表达式：y0 = x0 y1 = x1 x0y2 = x2 (x1+ y1) = x2 (x1+ x1 x0) = x2 (x1+ x0)y3 = x3 (x2+ y2) =

37、 x3 (x2+ x2 (x1+ x0) = x3 (x2+ x1+ x0) =1x3(MSB)x2x1x0(LSB)y3y2y1y0=111=13. 通过真值表来分析：通过真值表来分析：2. 函数最简表达式：函数最简表达式：x3x2x1x0y3y2y1y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1结论：结论：这是一个这是一个二进制变补器，二进制变补器，也称也称16变补器。变补器。y0 = x0y1 = x1 x0

38、y2 = x2 (x1+ x0)y3 = x3 (x2+ x1+ x0)01010101010101010110011001100110011110000111100001111111100000003.3 组合电路设计组合电路设计 Combinational Logic Circuit Design目的：目的：根据要实现的逻辑功能，利用逻辑代数方法实现根据要实现的逻辑功能，利用逻辑代数方法实现逻辑电路分析的一般步骤，如下图所示：逻辑电路分析的一般步骤，如下图所示：分析设计要求分析设计要求列出真值表列出真值表写出最简逻辑表达式写出最简逻辑表达式表达式变换表达式变换画出电路逻辑图画出电路逻辑图要

39、求：要求：电路用最少的逻辑门（集成块）、最少的输入端数。电路用最少的逻辑门（集成块）、最少的输入端数。确定输入输出变量；逻辑关系；有无确定输入输出变量；逻辑关系；有无无关项无关项d填入卡诺图进行化简填入卡诺图进行化简由卡诺图得到最简与或式由卡诺图得到最简与或式根据所选用门的类型根据所选用门的类型一、逻辑问题描述一、逻辑问题描述真值表真值表逻辑表达式逻辑表达式例例 设计一个二进制一位全加器。设计一个二进制一位全加器。3.3.1 根据逻辑问题的描述写出逻辑表达式根据逻辑问题的描述写出逻辑表达式1. 半加器半加器 Half-Adder 输入变量：加数输入变量：加数A、B输出函数：和输出函数：和 Sh

40、、进位、进位ChA BSh Ch0 00 11 01 10 01 01 00 111ABShSh = AB + AB = A BCh = AB = AB= AAB BAB&ABSh&Ch1ABCh输入变量：被加数输入变量：被加数 Ai、加数、加数 Bi 、来自低位的进位、来自低位的进位 Ci-1输出函数：本位和输出函数：本位和 Si、本位向高位的进位、本位向高位的进位Ci2. 全加器全加器Full-Adder Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1AiBiCi-1SiSi =

41、 Ai Bi Ci-1Ci = AiBi + Ai Ci-1 + Bi Ci-1 1111CiAiBiCi-11111= AiBi Ci-1 + AiBiCi-1 + AiBiCi-1 + AiBi Ci-1二级与或电路参见书二级与或电路参见书P98图图3.28( c )。用异或门和与、或门构成电路：用异或门和与、或门构成电路：2. 全加器全加器Full-Adder Si = Ai Bi Ci-1Ci = AiBi + Ai Ci-1 + Bi Ci-1 AiBiCi-1CiSi=1&=1&11&Ci = AiBi + Ai Ci-1 + Bi Ci-1Ci = AiBi + Ai Ci-1

42、+ Bi Ci-1用用“与或非与或非”门实现全加器门实现全加器AiBiCi-1SiSi = m1 + m2 + m4 + m71111CiAiBiCi-111111111m1 = Ci-1 Cim2 = Bi Cim4 = Ai Cim7 = Ai Bi Ci-1故故 Si = Ci-1 Ci + Bi Ci + Ai Ci + Ai Bi Ci-1 = Ci ( Ci-1 + Bi + Ai ) + Ai Bi Ci-1禁止法禁止法CiAiBiCi-12. 全加器全加器Full-Adder Ci = AiBi + Ai Ci-1 + Bi Ci-1用用“与或非与或非”门实现全加器门实现全加器

43、 Si = Ci ( Ci-1 + Bi + Ai ) + Ai Bi Ci-1A i B i C i-111&Si11&Ci全加器全加器AiBiCi-1SiCi2. 全加器全加器Full-Adder 二、逻辑问题描述二、逻辑问题描述简化真值表简化真值表逻辑表达式逻辑表达式输入变量：两个正整数输入变量：两个正整数 x = x2x1 ， y = y2y1输出函数：三个比较结果输出函数：三个比较结果F1(x y)，F2(x 8 的编码器，则可用多片的编码器，则可用多片74LS148级级联起来。联起来。如用如用4片片74LS148级联成的级联成的 32-5 优先权编码器优先权编码器 RA2 = G3

44、A2 + G2A2 + G1A2 + G0A2 片内编码片内编码 RA1 = G3A1 + G2A1 + G1A1 + G0A1 A2A1A0 RA0 = G3A0 + G2A0 + G1A0 + G0A0 构成构成 RA4 = G3GS + G2GS 片间片间 GS RA3 = G3GS + G1GS 编码构成编码构成/G3A2/G2A2/G3A1/G2A1/G3A0/G2A0/G1A2/G1A1/G1A0/G0A2/G0A1/G0A0/G0GS/G1GS/G2GS/G3GSRGS1RA411RA3111RA2RA1RA074LS148/REQ31/REQ30/REQ24/REQ23/REQ

45、22/REQ16/REQ15/REQ14/REQ8/REQ7/REQ6/REQ0U1U0U3U2I7I6I0EII7I6I0EII7I6I0EII7I6I0EIA2A0A1EOGSA2A0A1EOGSA2A0A1EOGSA2A0A1EOGS优先权编码器应用举例优先权编码器应用举例在多处理器系统中，需对各处理器争用总线作出仲裁。在多处理器系统中，需对各处理器争用总线作出仲裁。为提高仲裁速度，通常采用并行优先权仲裁方式。为提高仲裁速度，通常采用并行优先权仲裁方式。在争用总线的各处理器进行优先权分配后，通过优在争用总线的各处理器进行优先权分配后，通过优先权编码器和译码器进行裁决。先权编码器和译码器进

46、行裁决。 逻辑电路图参见书逻辑电路图参见书P128图图3.62。3.5.3 三态缓冲器三态缓冲器 Three-State Buffers 三态是指器件的输出有三种状态：三态是指器件的输出有三种状态：即即逻辑逻辑0 （L电平）、电平）、逻辑逻辑1 （H电平）和电平）和高阻抗高阻抗状状态（或悬浮态）。态（或悬浮态）。最基本的三态器件是三态缓冲器，又称为三态门或最基本的三态器件是三态缓冲器，又称为三态门或三态驱动器。三态驱动器。三态缓冲器可使多个源数据三态缓冲器可使多个源数据分时共享分时共享一根公用线，一根公用线，为了避免多个源数据同时驱动共享线，则不能在使能一为了避免多个源数据同时驱动共享线，则不

47、能在使能一个源数据的同时使能另一个源数据。个源数据的同时使能另一个源数据。三态缓冲器逻辑符号三态缓冲器逻辑符号矩形符号矩形符号变形符号变形符号原码输出原码输出高有效使能高有效使能原码输出原码输出低有效使能低有效使能反码输出反码输出高有效使能高有效使能反码输出反码输出低有效使能低有效使能1EN1EN1EN1EN8 个数据源共享一根数据线个数据源共享一根数据线74LS138G1AY2Y0Y1Y3Y4Y5Y6Y7BCG2AG2BSDATAEN1/EN2/EN3/SELP/SELQ/SELR/SELS/SELT/SELU/SELV/SELWSSRC0SSRC1SSRC2PQRSTUVW一、标准的一、标

48、准的SSI及及MSI三态缓冲器三态缓冲器 最常使用共享线的场合是最常使用共享线的场合是多位数据总线多位数据总线。例如：例如：在在8位微处理机系统中，数据总线的宽度是位微处理机系统中，数据总线的宽度是8 bit，外围器件通常，外围器件通常一次置一次置8位数据到总线上位数据到总线上。这样外围。这样外围器件都在同一时刻器件都在同一时刻使能使能8个个三态缓冲器，因此，独立的三态缓冲器，因此，独立的使能输入端就都多余了。为减少总线应用中三态缓冲器使能输入端就都多余了。为减少总线应用中三态缓冲器的芯片数及连线，的芯片数及连线，MSI三态缓冲器中包含多个三态缓冲三态缓冲器中包含多个三态缓冲器并器并共用共用使

49、能输入。使能输入。MSI 74LS541为八三态缓冲器为八三态缓冲器A174LS541A2A3A4A5A6A7A8Y1Y2Y3Y4Y5Y6Y7Y8G1G2A1A4A5A6A7A8A2A3Y1Y4Y5Y6Y7Y8Y2Y3/G1/G2二、二、 MSI 三态缓冲器的应用举例三态缓冲器的应用举例 多端口输入多端口输入A174LS541A2A3A4A5A6A7A8Y1Y2Y3Y4Y5Y6Y7Y8G1G2A1A2A3A4A5A6A7A8Y1Y2Y3Y4Y5Y6Y7Y8G1G2READINSEL1INSEL2INSEL3DB 07 D1D0D2D3D4D5D6D7用户输入用户输入微处理器微处理器双向总线收发

50、器双向总线收发器 74LS245 八三态总线收发器八三态总线收发器/GDIRA1A2A3A4A5A6A7A8B5B4B3B2B1B6B7B8ABBAA174LS245A2A3A4A5A6A7A8B1B2B3B4B5B6B7B8GDIR3.5.4 多路选择器多路选择器 Multiplexers 多路选择器又称数据选择器，是一个数字开多路选择器又称数据选择器，是一个数字开关，可以关，可以从从 n 路源数据中选择一路送至输出端路源数据中选择一路送至输出端。假设有假设有 n 组输入数据源，每组数据源的宽度组输入数据源，每组数据源的宽度为为 b 位二进制数位二进制数，则反映输出关系的框图及等效，则反映输

51、出关系的框图及等效电路如下图所示。电路如下图所示。其中高有效使能端其中高有效使能端EN的功能为：的功能为：当当EN = 0 时，所有的输出为时，所有的输出为 0。 多路选择器的结构框图多路选择器的结构框图 多路选择器的等效功能多路选择器的等效功能1D01D11Dn-12D02D12Dn-1bD0bD1bDn-11Y2YbYSELEN使能ENSELD0D1Dn-1选择n 组 b 位数据源sbbbb数据输出例例 1KB RAM：b = 8 n = 1024 s = 10 n = 2s 多路选择器输出逻辑表达式多路选择器输出逻辑表达式从从 n 组数据源中选择哪一组源数据传送到输出端，由选择组数据源中

52、选择哪一组源数据传送到输出端，由选择输入端的输入值输入端的输入值 S 决定。决定。i = 0n - 1KY = EN mi KDi K = 1，2，b式中：式中：KY为输出位，为输出位， KDi是第是第 i 组输入源数据的第组输入源数据的第K位，位， mi 是是 S 位选择输入变量的最小项。位选择输入变量的最小项。S 与与 n 的关系为：的关系为： n = 2s (或或 S = log2n)S 位选择信号有位选择信号有 2s 种组合种组合(即最小项即最小项)。每一种组合对应选。每一种组合对应选择择 n ( = 2s )组输入源数据中的一组。逻辑表达式为：组输入源数据中的一组。逻辑表达式为： 多

53、路选择器的原理图多路选择器的原理图&ENKD0KD1KDn-1S - n 二进制译码器Sm0m1mn-1KY 输入选择& 1一、标准的中规模多路选择器一、标准的中规模多路选择器 八输入八输入 1 位输出多路选择器位输出多路选择器74LS151输输 入入输输 出出/EN C B AY /Y1 d d d0 10 0 0 0Do Do0 0 0 1D1 D10 0 1 0D2 D20 0 1 1D3 D30 1 0 0D4 D40 1 0 1D5 D50 1 1 0D6 D60 1 1 1D7 D7 简化真值表简化真值表一个低有效使能输入端一个低有效使能输入端/EN三个选择输入端三个选择输入端C、

54、B、A8 个数据输入端个数据输入端 D7D02 个互反输出个互反输出 Y、/YY/Y/END0D1D2D3D4D5D6D7ABC 逻辑电路图逻辑电路图 逻辑符号逻辑符号ENABCD0 Y Y74LS151D1D2D3D4D5D6D7 二输入二输入 4 位多路选择器位多路选择器 74LS157 简化真值表简化真值表 逻辑电路图逻辑电路图 逻辑符号逻辑符号输输 入入输输 出出/G S1Y 2Y 3Y 4Y1 d0 0 0 00 01A 2A 3A 4A0 11B 2B 3B 4BGS1A1B2A2B3A3B4A4B1Y2Y3Y4Y1Y2Y3Y4Y/GS1A1B2A2B3A3B4A4B 四输入四输入

55、 2 位多路选择器位多路选择器 74LS153 简化真值表简化真值表 逻辑电路图逻辑电路图输输 入入输输 出出/1G /2G B A1Y 2Y 1 d d0 0 0 0 01C0 2C0 0 0 11C1 2C1 0 1 01C2 2C2 0 1 11C3 2C3/1G A B1Y2Y1C01C11C21C32C02C12C22C3/2G 逻辑符号逻辑符号74LS153AB1C0 1Y 2Y1G1C11C21C32G2C02C12C22C3具有三态输出的多路选择器，当其具有三态输出的多路选择器，当其使能输入无效使能输入无效时，时，将强制将强制输出端处于高阻抗输出端处于高阻抗。 三态输出多路选择

56、器三态输出多路选择器有三态输出端的多路选择器的有三态输出端的多路选择器的输出端可以直接连接输出端可以直接连接在一起在一起(参见举例参见举例)，使得用这种器件可以方便第组成更，使得用这种器件可以方便第组成更大的多路选择器大的多路选择器MUX。常用的这种器件有常用的这种器件有74LS251，74LS253和和74LS257等。等。二、多路选择器的扩展二、多路选择器的扩展 Expanding Multiplexers1. 使用无三态输出的多路选择器及译码器使用无三态输出的多路选择器及译码器例：例：设计一个设计一个32输入输入 1 位多路选择器位多路选择器。5个选择输入：个选择输入：XA4XA0 32

57、路输入：路输入：X31X0采用采用 4 个个74LS151，每个器件可处理，每个器件可处理8个输入，这样将输个输入，这样将输入分为入分为4组，每组由一个组，每组由一个74LS151处理处理选择输入的选择输入的低三位低三位XA2XA0 连接到连接到 4 个个74LS151的的C、B、A端，决定组内选择端，决定组内选择选择输入的选择输入的高二位高二位XA4、XA3 通过一级通过一级2-4译码器译码器1/2 74LS139产生产生 4 个输出，每个输出连接到一个个输出，每个输出连接到一个74LS151的的使能输入端使能输入端用用74LS151组成的组成的 32输入输入 1 位多路选择器位多路选择器1

58、XOUT1G1A1B1Y01Y11Y21Y3XA3XA4/XEN74LS139XA1XA2XA0ENABCX0X7YYENABCX8X15YYENABCX16X23YYENABCX24X31YY74LS151 使用三态输出的多路选择器及译码器使用三态输出的多路选择器及译码器例：例：用用74LS251设计一个设计一个32输入输入 1 位多路选择器。位多路选择器。当输出处于高阻态时，该当输出处于高阻态时，该输出线可以与其他输出线输出线可以与其他输出线直接连接在一起直接连接在一起，并且不影响其他输出线的高、低，并且不影响其他输出线的高、低电平。电平。在在任意时刻只能有一个任意时刻只能有一个74LS2

59、51被被74LS139使能使能，此时此时输出线输出线XOUT和和/XOUT上的逻辑值就是该被使上的逻辑值就是该被使能的能的74LS251的输出值。的输出值。当当输入使能输入使能/XEN无效无效时，所有时，所有74LS251的输出为高的输出为高阻态，输出线阻态，输出线XOUT和和/XOUT上的逻辑值不确定。上的逻辑值不确定。用用74LS251组成的组成的 32输入输入 1 位多路选择器位多路选择器1G1A1B1Y01Y11Y21Y3XA3XA4/XEN74LS139XA1XA2XA0ENABCX0X7YYENABCX8X15YYENABCX16X23YYENABCX24X31YY74LS251X

60、OUT/XOUT 采用多级采用多级MUX的树形结构的树形结构将多路选择器将多路选择器MUX分级连接，低一级分级连接，低一级(前一级前一级) MUX的输出作为其高一级的输出作为其高一级(后一级后一级) MUX的数据输的数据输入。入。用选择输入信号的低位控制低一级用选择输入信号的低位控制低一级MUX，高位控，高位控制高一级制高一级MUX。各级的使能输入可以同一控制。各级的使能输入可以同一控制。三、用多路选择器实现任意组合逻辑函数三、用多路选择器实现任意组合逻辑函数例例1 F (x,y,z) = m3 (1,2,6,7)+5VRENABCD0 Y YD1D2D3D4D5D6D7Fzyx 选择选择 S