FPGA在多制式视频转换系统中的应用

1、FPGA在多制式视频转换系统中的应用1引言目前，在军事、工业和医学领域存在着大量的非标准视频系统，其视频信号只能在专业的设备上才能播放和录制。而实际中广泛采用的是标准电视信号(PAL,NTSC,SECAM)或VGA视频,这就给这些领域内的观测监督和学术交流造成了许多困难。以医学信号为例，目前，国内医院很多科室的手术监控设备都是国外进口的一体式设备，手术影像资料只能供室内的几名医生观看，无法通过电视系统传送到外部监测。如能将非标准视频流转换为标准视频流，无疑会给这些领域带来很大的便利。时下的视频转换系统大多存在转换速度慢、功能单一、图像质量不高的缺点，且一般是一机一用。本文介绍了基于单片机+FP

2、GA的视频制式的转换系统，利用单片机方便的嵌入性及灵活的可编程性，再结合FPGA强大的逻辑控制功能很好地克服了这些弊端，实现了实时、高质量的视频图像转换，同时，可以方便地改变系统参数，实现一机多用。2系统设计原理简介不同制式视频信号间的根本区别在于扫描方式和行场频率不同。标准VGA采用逐行扫描，在一帧内实现对图像的完全扫描；标准电视信号(以PAL制为例)采用隔行扫描，利用视觉暂留，将奇偶场恢复成一帧完整图像。而非标准视频流则无一定规律。因此，视频转换的基本思路是将非标准视频信号经模数转换成数字信号，在存储器中缓存，变频读出或经过数字信号处理，再通过数模转换恢复成标准视频流。本系统设计思路框图如

3、图1所示非标准岡时序逻«卜樹主控*換，覃元器VGAgW转从原理可以看出，只要数据读出速度高于写入速度，就不会使图像产生突变现象，从而达到实时处理的目的。设计中，存储器采用2片512K&Tlmes;8bit的FIFOAL440,它采用DRAM工艺，最高时钟可达80MHz,是专用的视频存储器。逻辑主控单元选用Altera公司出品的FLEX10K50E实现，其门数达到5万个，处理速度最高可达220MHz,很适合咼速数据流处理。同步恢复采用74ACT715,它可按编程数据产生隔行或逐行的电视行场同步信号，非常适合于多制式输出系统。而视频恢复编码部分采用的是专用数字图像处理芯片DSPA

4、L128,其内置的高集成化数字处理器，可以将逐行扫描数字信号直接恢复成标准电视信号和S-VIDEO输出。3系统设计实现整个系统大体框架如图2所示，图中虚线部分均由整个系统大体框架如图2所示，图中虚线部分均由FPGA实现糕口鑒件相环匕'P7】七配；_用勢:并_FIFOfeftlg块X吋載祺養片奇财AB3.1单片机接口模块系统中有FIFO,AL128的I2C参数和74ACT715的初始化参数及数模、模数时钟分频参数共计90个,为避免出现繁琐的判断语句，设计中采用FPGA内置ROM结构。其原理图如图3所示。AddrROM地址2单片机菇片地址8E1®据鑽写控刮奇存器地址配的围片需K外

5、芯图3单片机译码原理图FPGA将单片机送来的机器地址（00H5AH）译码成芯片地址，芯片地址总共10位，高2位用来判断配置何种芯片，低8位用来判断配置该芯片中第N个寄存器。再结合单片机送来的数据线和读写控制线来决定对该寄存器进行读或写操作以及写入的数据。74ACT715的配置参数为12位,配置中用两个连续的地址分别记录其高4位和低8位数据。其中,57H5AH为只读地址,相应数据将控制数模、模数时钟的频率3.2I2C配置及时钟控制模块本系统FPGA的一个重要功能就是对芯片初始化和I2C参数配置。I2C总线是一种由飞利浦公司开发的接口总线，利用一条数据线sdata和一条时钟线scik在主从器件间进

6、行串行通信。飞利浦公司制定了标准I2C协议，但是,工业上依然使用很多非标准I2C器件，本系统的FIFO、AL128均为非标准I2C器件，故要对它们分别进行配置,利用FPGA的逻辑控制4所示。4所示。及内置MUX可以在不同读写时序间灵活切换，达到对多个芯片的全双工同步数据传输。实现原理图如图MFOsdaiArrnixlsdkAL128_sdaiasei判断借彳11TF【FO一聽世seisdataALI28SClk1|图4总线切换控制原理图同时，由系统实现原理分析可知，视频制式变换的关键在于扫描频率变化，即,AD采样时钟频率和DA图像恢复时钟频率。这部分数字频率在系统中是由外部锁相环（PLL）和F

7、PGA中的可变分频计数器实现的。其原理图如图5所示。LPF更控fam-fin*N撮曲厂vco|料可吏分预肆一图5数字锁相环原理图与普通锁相环不同的是,利用FPGA的可编程性,PLL的参考频率可以由单片机配置的分频数随意更改，使数字频率合成电路有较高的稳定性、灵活性和灵敏度。3.3FIFO控制模块考虑到非标准视频信号一帧图像数据量太大,一块FIFO放不下,同时,电视信号都采用隔行扫描,数据流将按奇偶场交替输出,故设计中用两块FIFOA、B分别存放图像的奇偶帧,但在图像恢复时为逐行扫描方式,这就涉及到在两块FIFO间交替读出数据的问题。设计中,用两个场同步信号Vsync间的行同步信号Hsync做判

8、断,决定两块FIFO的读写,使数据按ABAB逐行读出。该部分代码段如下,仿真时序图见图6。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYctrlISPORT(vsync,hsync:INSTD_LOGIC;fifoa_en,fifob_en:OUTSTD_LOGIC);ENDctrl;ARCHITECTUREbehavOFctrlISSIGNALfifo_en:STD_LOGIC;BEGINPROCESS(hsync,vsync)BEGINIFvsync='0'THENfi

9、fo_en<='1'ELSIFhsync'eventANDhsync='0'THENfifo_en<=not(fifo_en);ENDIF;ENDPROCESS;fifoa_en<=fifo_enWHENvsync='1'ELSE'1'fifob_en<=not(fifo_en)WHENvsync='1'ELSE'1'ENDbehav;图6仿真时序图在时钟方面,FIFO写入时钟与AD采样时钟相等，FIFO读出时钟与DA恢复像素时钟相等。实时处理运动帧时，为不在两场之间出现跳动现象，读出时钟要高于写入时钟。在实际应用中，为了产生分频率1024&Tlmes;768,刷新频率为60Hz的VGA图像,读出时钟高达46MHz,这样的高速数据处理就必须满足一定的时延要求。以50MHz时钟为例，数据与时钟间的最大时延不能超过10ns（像素时钟20ns,半周期为10ns）。经过FGPA的Quartus综合分析，时钟与数据间的最大延时为3.7ns,满足系统时延要求。一般地，这一数据是系统最坏情况下的延时，实际系统延时将小于仿真数据。4结束语在数字电路设计中，FPGA发挥了越来越重要的作用，随着FPGA向高密度、低成本方向发