基于DSP的视频采集系统的设计说明

1、 建筑大学课 程 设 计 说 明 书题 目： 基于DSP的网络通信系统的设计课 程： DSP原理与应用课程设计院 （部）： 信息与电气工程学院专 业： 电子信息工程班 级： 电信071学生：学 号：指导教师： 君捧完成日期：2010年7月15 / 18目 录摘 要II1 设计目的与要求12 设计容22.1理论依据22.2方案设计22.2.1 视频信号采集系统特性32.2.2 图象采集系统设计42.2.3 系统仿真42.3器件选型62.4 系统设计10总结与致11参考文献12附录13摘 要网络通信系统（CNS）是楼的语音、数据、图像传输的基础，同时与外部通信网络（如公用网、综合业务数字网、计算机

2、互连网、数据通信网与卫星通信网等）相连，确保信息畅通。CNS应能为建筑物或建筑群的拥有者（管理者）与建筑物的各个使用者提供有效的信息服务。CNS应能对来自建筑物或建筑群外的各种信息予以接收、存贮、处理、交换、传输并提供决策支持的能力。CNS提供的各类业务与其业务接口，应能通过建筑物布线系统引至各个用户终端。（这段是介绍设计背景，或者是对设计的总体描述）本设计做作的是一个基于DSP的视频采集系统。考虑到高速实时处理与实用化两方面的具体要求，需要开发一种具有高速、高集成度等特点的视频图象信号采集系统，为此系统采用专用视频解码芯片和复杂可编程逻辑器件(CPLD)构成前端图象采集部分。以CPLD器件作

3、为控制单元和外围接口，以FIFO为缓存结构，能够有效地实现视频信号的采集与读取的高速并行，具有整体电路简单、可靠性高、集成度高、接口方便等优点（下面开始写你在本设计中做作的工作，如设计了什么硬件，软件等。） 关键词：CPLD；DSP；视频采集；TI1 设计目的与要求数字图象处理技术在电子通信与信息处理领域得到了广泛的应用，设计一种功能灵活、使用方便、便于嵌入到系统中的视频信号采集电路具有重要的实用意义。在当前竞争如此激烈的社会，掌握以一技之能十分重要，对我所学的专业，是十分重要的一部分，学好DSP将会对我的将来的深造与就业都会有十分大的帮助，因此，以这次的课程设计为引导，在设计中不断学习，通过

4、不同途径，初步掌握DSP的各项性能，熟悉其设计原理，了然于心，对将来会有很大的帮助 本课程设计要求：输入信号为1路AV视频信号，要求系统能对1路输入信号进行实时采集、数字化处理、压缩、存储，要保证一定的录像质量。2 设计容2.1理论依据数字图像处理中，由于数据量大、算法难度高，因此实时性成为技术难点之一。如果采用专用电路实现，虽然实时性得到保证，但系统的灵活度大大降低。因此，寻求一种高速通用数字信号处理系统成为当务之急。II公司推出的TMS320DM642(以下简称DM642)型数字信号处理器可实时处理4路模拟视频和音频输入、l路模拟/数字视频和1路模拟音频信号输出，适应PAL/NTSC标准复

5、合视频CVBS或分量视频Y/C格式的模拟信号输入，可适应PAL/NTSC标准S端子或数字RGB模拟/数字信号输出，可适应标准麦克风或立体声音频模拟输入与标准立体声音频模拟输出，具有对多路采集数据进行实时处理和分析的功能，可实现数据和图像叠加显示。设计的基于DSP(数字信号处理器)的数字视频采集与处理系统，主要就系统的硬件电路设计与软件编制进行详细阐述。 本系统的功能是把CCD摄像头采集到的模拟视频信号转化成数字视频信号，然后对数字视频信号根据需要进行处理，处理后的结果通过通信模块输送给需要它的诸如机器人等设备。 硬件系统分为数据处理、视频IO、通信和逻辑功能几个模块，本论文对这几个模块进行了详

6、细阐述，着重讨论了各个模块之间的接口的实现。在系统的电路设计中采用TI公司的DSP作为数据采集的控制器和数字信号的处理器，视频IO模块完成视频信号的模数转换和数模转换，通讯模块利用总线完成本系统与其他设备的通信，逻辑功能模块利用可编程逻辑器件CPLD完成整个系统的逻辑接口功能。 软件主要分为采集和处理两部分，论文中详细地介绍了这两个部分的工作过程和软件功能的实现，给出了程序设计的流程。2.2方案设计整个系统分为两部分，分别是图象采集系统和基于DSP主系统。前者是一个基于SAA7110A/SAA7110视频解码芯片，由复杂可编程逻辑芯片CPLD实现精确采样的高速视频采集系统；后者是通用数字信号处

7、理系统，它主要包括：64K WORD程序存储器、64K WORD数据存储器、DSP、时钟产生电路、串行接口与相应的电平转换电路等。系统的工作流程是，首先由图象采集系统按QCIF格式精确采集指定区域的视频图象数据，暂存于帧存储器FIFO中；由DSP将暂存于FIFO中的数据读入DSP的数据存储器中，与原先的几帧图象数据一起进行基于H.263的视频数据压缩；然后由DSP将压缩后的视频数据平滑地从串行接口输出，由普通MODEM或ADSL MODEM传送到远端的监控中心，监控中心的PC机收到数据后进行相应的解码，并将还原后的视频图象进行显示或进行基于WEB的广播。2.2.1 视频信号采集系统特性视频信号

8、采集系统是高速数据采集系统的一个特例。过去的视频信号采集系统采用小规模数字和模拟器件，来实现高速运算放大、同步信号分离、亮度/色度信号分离、高速A/D变换、锁相环、时序逻辑控制等电路的功能。但由于系统的采样频率和工作时钟高达数十兆赫兹，且器件集成度低，布线复杂，级间和器件间耦合干扰大，因此开发和调试都十分困难；另一方面，为达到精确采样的目的，采样时钟需要和输人的视频信号构成同步关系，因而，利用分离出来的同步信号和系统采样时钟进行锁相，产生精确同步的采样时钟，成为设计和调试过程中的另一个难点。同时，通过实现亮度、色度、对比度、视频前级放大增益的可编程控制，达到视频信号采集的智能化，又是以往系统难

9、以完成的。关于这一点，在系统初期开发过程中已有深切体会1。 基于以上考虑，本系统采用了SAA7110A作为视频监控系统的输入前端视频采样处理器。2.2.2 图象采集系统设计SAA7110/SAA7110A是高集成度、功能完善的大规模视频解码集成电路2。它采用PLCC68封装，部集成了视频信号采样所需的2个8bit模/数转换器，时钟产生电路和亮度、对比度、饱和度控制等外围电路，用它来替代原来的分立电路，极减小系统设计的工作量，并通过置的大量功能电路和控制寄存器来实现功能的灵活配置。SAA7110/SAA7110A可应用的围包括桌面视频、多媒体、数字电视机、图象处理、可视、视频图象采集系统等领域。

10、SAA7110/SAA7110A的控制总线接口为I2C总线。SAA7110/SAA7110A作为I2C总线的从器件，根据SA管脚的电平，器件的读写地址可以分别设置为9CH/9DH(W/R，SA=0)或9DH9FH(W/R，SA=1)。其部共计47个寄存器，分别控制解码器(00H19H)和视频接口(20H34H)。通过I2C总线读、写片的上述寄存器，可以完成输入通道选择、电平箝位和增益控制、亮度、色度和饱和度控制等功能。但是，有一个问题必须解决，那就是DSP芯片没有置I2C总线接口，为此，本系统提出并采用了对DSP芯片的两个可编程I/O引脚进行软件仿真来实现I2C总线控制的方法。由于受C2000

11、程序存储空间最大仅有64KB的限制，为了减小I2C总线控制仿真软件的规模，仿真软件全部用汇编语言完成，因而给本系统的设计带来了相当的难度和工作量。 2.2.3 系统仿真在实时系统的设计中，同步与精确采样是两个至关重要的问题，它们直接关系到系统设计的成败。由于SAA7110A输出的两个时钟信号LCC和LCC2与采样时钟和数据输出时钟同步，因而可以作为采样数据接口控制子系统中数据存储控制的时钟和完成各种功能的同步时钟，系统不需要再生成或采用另外的时钟信号，从而避免了外部时钟、采样时钟和视频信号相互间的同步和锁相问题，既保证了整个系统的同步，又极降低了系统设计的复杂度。由SAA7110A输

12、出的行有效信号HREF、行同步信号HS、场同步信号VS、奇偶场信号ODD，以与系统采样时钟LCC和二分之一分频时钟LCC2等经过处理，可以获得当前采样位置信息，并与产生帧存储器地址、片选和写控制信号一起实现采样的时间、空间位置和精度的要求。根据DSP芯片的读时序(如图2所示)、写时序、SAA7110A芯片HREF信号时序、Vertical信号时序(如图3所示)和Horizontal信号时序的要求，按照采集QCIF(176×144)格式图象的需要，设计了CPLD精确采样的时序逻辑(如图4所示)。 2.3器件选型DSP（digital signal processor）是一种独

13、特的微处理器，是以数字信号来处理大量信息的器件。其工作原理是接收模拟信号，转换为0或1的数字信号，再对数字信号进行修改、删除、强化，并在其他系统芯片中把数字数据解译回模拟数据或实际环境格式。它不仅具有可编程性，而且其实时运行速度可达每秒数以千万条复杂指令程序，远远超过通用微处理器，是数字化电子世界中日益重要的电脑芯片。它的强大数据处理能力和高运行速度，是最值得称道的两大特色。这里采用的是TMS320c67131CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路围。是

14、一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。 CPLD主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。这里采用的是XC98108-7PC84SAA711

15、0/SAA7110A是高集成度、功能完善的大规模视频解码集成电路2。它采用PLCC68封装，部集成了视频信号采样所需的2个8bit模/数转换器，时钟产生电路和亮度、对比度、饱和度控制等外围电路，用它来替代原来的分立电路，极减小系统设计的工作量，并通过置的大量功能电路和控制寄存器来实现功能的灵活配置。JTAG 仿真器也称为 JTAG 调试器，是通过 ARM 芯片的 JTAG 边界扫描口进行调试的设备。 JTAG 仿真器比较便宜，连接比较方便，通过现有的 JTAG 边界扫描口与 ARM CPU 核通信，属于完全非插入式 ( 即不使用片上资源 ) 调试，它无需目标存储器，不占用目标系统的任何端口，而

16、这些是驻留监控软件所必需的。另外，由于 JTAG 调试的目标程序是在目标板上执行，仿真更接近于目标硬件，因此，许多接口问题，如高频操作限制、 AC 和 DC 参数不匹配，电线长度的限制等被最小化了。使用集成开发环境配合 JTAG 仿真器进行开发是目前采用最多的一种调试方式。FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。这里用IDT7023555 定时

17、器是一种模拟和数字功能相结合的中规模集成器件。555 定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器与施密特触发器等脉冲产生与变换电路。555 定时器的功能主要由两个比较器决定。两个比较器的输出电压控制 RS 触发器和放电管的状态。2.4 系统设计见附录图总结与致本次设计的系统采用较为先进的芯片，通过严格的设计，使得原来非常复杂的电路设计得到了极大的简化，整个系统的设计增加柔韧性，易于理解与操作。但同时存在一些不足，对芯片的一些隐藏的功能没有最大利用。通过本次课程设计，使我对DSP的设计与使用有了更深的认识，巩固了我在DSP原理与应课程中所学的基本理论知识和实验技能，使我对基于DSP的视频采集系统的设计课程有了更深入的了解，进一步激发了我对所学专业学习的兴趣；提高了我的动脑设计和实践能力，对我的帮助很大。在设计的过程和设计说明书的撰写过程中，君捧老师给予了我热心的帮助和大力的支持，