《EDA技术与VHDL》课程实验指导书

1、金仁岬施学院EDA技术与VHD课程实验指导书专业：通信工程电子信息与电气工程学院编制2019年9月目录实训一 EDA 软件的熟悉与使用 2实训二 组合电路的设计 3实训三 时序电路的设计 4实训四 四位全加器调用一位全加器实训五 含异步清零和同步时钟使能的加法计数器的设计 7实训六 数控分频器的设计 9实验七 序列检测器的设计 11实训八 十六进制七段数码显示译码器设计 1313实训一 EDA 软件的熟悉与使用一、实验目的熟悉 ALTERA 公司 EDA 设计工具软件 QuartusII 9.0。熟悉 ZY11EDA13BE 型实验箱。二、实验内容学习 QuartusII 9.0 软件课件。学

2、习 QuartusII 9.0 软件的安装，重要菜单命令含义。参考实验箱简介，熟悉 ZY11EDA13BE 型实验箱的结构与组成。 模仿课件中实例动手操作一遍，掌握 QuartusII 9.0 的软件设计流程。三、实验原理参考附带光盘中 QuartusII 9.0软件学习课件。四、实验步骤1、在教师的指导下，学习软件课件。2、由教师演示 QuartusII 9.0 软件的安装，介绍菜单命令功能。3、参考课件实例，动手操作软件，按照流程做完从新建文件，编译，仿真，分 配引脚等软件操作部分的全过程。4、参考实验系统简介，熟悉 ZY11EDA13BE 型实验箱结构，组成，了解各块的 基本作用，了解主

3、板 I/O 分布情况，认识液晶屏，并口连接器，晶振， JTAG 接 口，逻辑笔，跳线等器件或组件。五、实验报告1、绘制出 QuartusII 9.0 软件设计的详细流程图。2、描述出 QuartusII 9.0软件是如何进行目标器件选择， I/O 分配和锁定引脚的。3、描述出Quartusll 9.0软件help菜单功能，如何有效的使用它。4、描述出一个完整的实验流程。六、实验思考题1、Quartusll 9.0软件支持那些器件，该软件有什么局限性？2、Quartusll 9.0软件使用中大小写字母是否有区别？3、在进行一个完整的实验流程时应注意些什么？实训二 组合电路的设计一、实验目的熟悉Q

4、uartusH的VHDL文本设计流程全过程，学习简单组合电路的设计、 多层次电路设计、仿真和硬件测试。二、实验内容1:首先利用QuartusH完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿 真测试等步骤， 给出仿真波形。 最后在实验系统上进行硬件测试， 验证本项设计 的功能。2:将此多路选择器看成是一个元件 mux21a,利用元件例化语句描述一个双2选 1 多路选择器，并将此文件放在同一目录中。三、实验仪器 电脑。四、实验原理1、2选 1 多路选择器的 VHDL 源代码ENTITY mux21a ISPORT ( a, b, s: IN BIT;y : OUT BIT );EN

5、D ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s = '0' THEN y <= a ; ELSE y <= b ;END IF;END PROCESS;END ARCHITECTURE one ;下图为本例 2 选 1 多路选择器的仿真图形2、双 2 选 1 多路选择器 以下是部分参考程序:COMPONENT MUX21APORT ( a, b, s : IN STD_LOGIC; y : OUT STD_LOGIC);END COMPONENT ；u1 : MUX

6、21A PORT MAP(a=>a2, b=>a3, s=>s0, y=>tmp); u2 : MUX21A PORT MAP(a=>a1 , b=>tmp, s=>s1, y=>outy);END ARCHITECTURE BHV ;五、实验报告: 根据以上的实验内容写出实验报告,包括程序设计、软件编译、仿真分析、硬件 测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。实训三 时序电路的设计一、实验目的熟悉QuartusH的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。二、实验内容1、设计一个 D 触发器，给出程序设计、

7、软件编译、仿真分析、硬件测试及详细 实验过程。2、设计锁存器，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实 验过程。三、实验仪器电脑。四、实验原理1、D 触发器的 VHDL 源代码LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF1 ISPORT (CLK : IN STD_LOGIC ;D : IN STD_LOGIC ;Q : OUT STD_LOGIC );END ;ARCHITECTURE bhv OF DFF1 ISSIGNAL Q1 : STD_LOGIC ;-类似于在芯片内部定义一个数据的暂存节点BEGINPROC

8、ESS (CLK,Q1)BEGINIF CLK'EVENT AND CLK = '1'THEN Q1 <= D ;END IF;END PROCESS ;Q <= Q1 ;-将内部的暂存数据向端口输出 (双横线 -是注释符号)END bhv;2、锁存器的 VHDL 源代码 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF3 ISPORT (CLK， D : IN STD_LOGIC ;Q : OUT STD_LOGIC );END ;ARCHITECTURE bhv OF DFF3 ISSIGNAL

9、Q1 : STD_LOGIC;BEGINPROCESS (CLK， D) BEGINIF CLK = '1'-电平触发型寄存器THEN Q <= D ;END IF;END PROCESSQ <= Q1 ;-在此，赋值语句可以放在进程外，作为并行赋值语句END ;五、实验报告： 分析比较实验内容 1 和 2 的仿真和实测结果，说明这两种电路的异同点实训四 1 位全加器的设计一、实验目的熟悉利用Quartusn的原理图输入方法设计简单组合电路，掌握层次化设计的方 法，并通过一个 1 位全加器的设计把握利用 EDA 软件进行原理图输入方式的电 子线路设计的详细流程。二、

10、实验内容1，在 QuartusII 9.0软件中完成半加器和的设计，包括原理图输入、编译、综合、 适配、仿真、实验板上的硬件测试， 并将此半加器电路设置成一个硬件符号入库。 2，建立一个更高层次的原理图设计，利用以上获得的半加器构成 1 位全加器， 并完成编译、综合、适配、仿真和硬件测试。三、实验仪器1、ZY11EDA13BE 型实验箱通用编程模块， 配置模块，开关按键模块， LED 显示模块。2、并口延长线， JTAG 延长线。（所有实验均包括，以下实验中均略去）3、安装Quartusll 9.0软件的PC机。（所有实验均包括，以下实验中均略去）四、实验原理1 位全加器可以用两个半加器及一个

11、或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（ xnor 为同或符合 ,相同为 1,不同为 0） 来实现。先设计底层文件：半加器 ,再设计顶层文件全加器。（ 1）半加器的设计：半加器表达式：进位： co=a and b和 ： so=a xnor （not b（ 2）全加器的设计：画出全加器原理图。五、实验注意事项实验指导书中的所有实验内容都是针对主板系统的核心芯片EP1K30QC208-2来设计的，实验原理中提供了管脚分配情况， 管脚分配好后必须通过成功编译才可 以下载配置。六、实验报告列出半加器与全加器的真值表。 如果实验室条件允许， 打印半加器和全加器仿真 波

12、形图贴于实验报告中。用文字描述出怎样实现层次化设计。1 位全加器的实现方法很多，画出其它方法的原理图。七、思考题1、 多位全加器就是在一位的原理上扩展而成的，设计出原理图输入的8 位全加 器。2、集成电路全加器芯片有 7480、 7483 等，试述其内部结构是如何实现的？3、 参考全加器的设计思路设计出原理图输入的 1 位全减器。（提示：全加器的设 计是根据真值表来建立最简表达式， 最简表达式应该是一些基本门电路， 同样全 减器的设计也是如此） 。实训五 含异步清零和同步时钟使能的加法计数器的设计一、实验目的 学习计数器的设计、仿真和硬件测试，进一步熟悉 VHDL 设计技术。二、实验内容1.

13、在QuartusH上对加法计数器的程序进行编辑、编译、综合、适配、仿真。说 明例中各语句的作用， 详细描述示例的功能特点， 给出其所有信号的时序仿真波 形。2引脚锁定以及硬件下载测试。引脚锁定后进行编译、下载和硬件测试实验。 将实验过程和实验结果写进实验报告。三、实验仪器 电脑。四、实验原理加法计数器的 VHDL 程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_V

14、ECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST = '1' THENCQI := (OTHERS =>'0');- 计数器异步复位-检测时钟上升ELSIF CLK'EVENTAND CLK='1' THEN沿IF EN = '1' THEN-

15、检测是否允许计数(同步使能)IF CQI < 9 THENCQI := CQI + 1;-允许计数 , 检测是否小于9ELSECQI:= (OTHERS =>'0');-大于 9，计数值清零END IF;END IF;END IF;IF CQI = 9 THEN COUT <= '1'-计数大于 9，输出进位信号ELSE COUT <= '0' END IF;CQ <= CQI;-将计数值向端口输出END PROCESS;END behav;五、实验报告： 根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真

16、分析、硬件 测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。实训六 数控分频器的设计一、实验目的：学习数控分频器的设计、分析和测试方法。二、实验内容1、在QuartusH上对数控分频器的程序进行编辑、编译、综合、适配、仿真。说明例中各语句功能、设计原理及逻辑功能，详述进程P_REG和P_DIV的作用，并画出该程序的 RTL 电路图。2、给出其时序仿真波形。 提示：用输入总线的方式给出输入信号仿真数据。三、实验仪器电脑。四、实验原理数控分频器的功能就是当在输入端给定不同输入数据时， 将对输入的时钟信号有 不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的， 方法是

17、将计数溢出位与预置数加载输入信号相接即可，详细设计程序如下LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF ISPORT ( CLK : IN STD_LOGIC;D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF DVF ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_LO

18、GIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK = '1' THENIF CNT8 = "11111111" THENCNT8 := D;-当 CNT8 计数计满时， 输入数据 D 被同步预置给计数器FULL <= '1' -同时使溢出标志信号 FULL 输出为高电平ELSE CNT8 := CNT8 + 1;-否则继续作加 1 计数FULL <= '0' -且输出溢出标志信号 FULL 为低电平END IF;END IF;END PROCESS P_REG

19、 ;P_DIV: PROCESS(FULL)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1' THENCNT2 := NOT CNT2;-如果溢出标志信号 FULL为高电平，D触发器输出 取反IF CNT2 = '1' THEN FOUT <= '1' ELSE FOUT <= 'O'END IF;END IF;END PROCESS P_DIV ;END;0-CLKMQUIValu nr100.0js200.0us300 Ous400.0U

20、S1111 1lJ ii0HFA（話 I 55 J 77；（ 99 J B3 J CC DD j EE J FA参考仿真波形图如下：五、实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件 测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。实验七 序列检测器的设计一、实验目的 用状态机实现序列检测器的设计，了解一般状态机的设计与应用。二、实验内容1、在QuartusH上对序列检测器的程序进行编辑、编译、综合、适配、仿真。了 解控制信号的时序，最后进行引脚锁定并下载完成硬件测试实验。2、将 8 位待检测预置数作为外部输入信号，即可以随时改变序列检测器中的比

21、较数据。写出此程序的符号化单进程状态机程序。并在QuartusH上对序列检测器的程序进行编辑、编译、综合、适配、仿真。三、实验仪器电脑。四、实验原理 序列检测器可用于检测一组或多组二进制组成的脉冲序列信号， 当检测器连续受 到一组串行二进制码后，如果这组码与检测器中预置的码相同，则输出 1，否则 输出 0.程序如下：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK ISPORT(DIN ，CLK ，CLR : IN STD_LOGIC; - 串行输入数据位 /工作时钟/ 复位信号AB : OUT STD_LOGIC_VECTOR(3 D

22、OWNTO 0); -检测结果输 出END SCHK;ARCHITECTURE behav OF SCHK ISSIGNAL Q : INTEGER RANGE 0 TO 8 ;SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); -8 位待检测预置 数(密码=E5H)BEGIND <= "11100101 " ; -8 位待检测预置数PROCESS( CLK, CLR )BEGINIF CLR = '1' THEN Q <= 0 ;ELSIF CLK'EVENT AND CLK='1' THE

23、N-时钟到来时，判断并处理当前输入的位CASE Q ISWHEN 0=> IF DIN = D(7) THEN Q <= 1 ; ELSE Q <= 0 ; END IF ;WHEN 1=> IF DIN = D(6) THEN Q <= 2 ; ELSE Q <= 0 ; END IF ;WHEN 2=> IF DIN = D(5) THEN Q <= 3 ; ELSE Q <= 0 ; END IF ;WHEN 3=> IF DIN = D(4) THEN Q <= 4 ; ELSE Q <= 0 ; END IF ;

24、WHEN 4=> IF DIN = D(3) THEN Q <= 5 ; ELSE Q <= 0 ; END IF ;WHEN 5=> IF DIN = D(2) THEN Q <= 6 ; ELSE Q <= 0 ; END IF ;WHEN 6=> IF DIN = D(1) THEN Q <= 7 ; ELSE Q <= 0 ; END IF ;WHEN 7=> IF DIN = D(0) THEN Q <= 8 ; ELSE Q <= 0 ; END IF ; WHEN OTHERS => Q <= 0

25、 ;END CASE ;END IF ;END PROCESS ;PROCESS( Q )-检测结果判断输出BEGINIF Q = 8 THEN AB <= "1010" ;-序列数检测正确， 输出 “A”ELSE AB <= "1011" ;-序列数检测错误，输出“B”END IF ;END PROCESS ;END behav ;五、实验报告 根据以上内容写出实验报告，包括设计原理、程序设计、程序分析、仿 真分析、硬件测试和详细实验过程。实训八 十六进制七段数码显示译码器设计一、实验目的：1.学习 7 段数码显示译码器设计。2.学习 VH

26、DL 的 CASE 语句应用及多层次设计方法二、实验内容.在QuartusH 上对七段数码显示译码器的程序进行编辑、编译、综合、适配、仿 真。说明例中各语句的作用， 详细描述示例的功能特点， 给出其所有信号的时序 仿真波形。提示：用输入总线的方式给出输入信号仿真数据。三、实验仪器电脑。四、实验原理7段数码是纯组合电路，通常的小规模专用IC,如74或4000系列的器件只能作 十进制 BCD 码译码，然而数字系统中的数据处理和运算都是 2 进制的，所以输 出表达都是 16 进制的，为了满足 16 进制数的译码显示， 最方便的方法就是利用 译码程序在 FPGA/CPLD 中来实现。七段数码显示译码器

27、 VHDL 程序LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DECL7S ISPORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ;END ;ARCHITECTURE one OF DECL7S ISBEGINPROCESS( A )BEGINCASE A ISWHEN "0000" =>WHEN "0001" =>WHEN "0010" =>WHEN "0011" =>WHEN "0100" =>WHEN "0101" =>WHEN "0110" =>WHEN "0111" =>WHEN "1000" =>WHEN "100