EDA流程与工具PPT学习教案

1、会计学1 EDA流程与工具流程与工具PPT课件课件 第1页/共31页 FPGA设计流程 FPGA的EDA开发流程 KONXIN 第2页/共31页 设计输入 1. 图形输入 原理图输入 状态图输入 波形图输入 2. 硬件描述语言文本输入 第3页/共31页 用自顶向下的设计方案。 第4页/共31页 HDL文本输入特点： 这种方式与传统的计算机软件语言编辑输入 基本一致。就是将使用了某种硬件描述语言(HDL) 的电路设计文本，如VHDL或Verilog的源程序，进 行编辑输入。 可以说，应用HDL的文本输入方法克服了上述原 理图输入法存在的所有弊端（如易读性好，可移 植性好，易于进行大规模的设计等等

2、），为EDA技 术的应用和发展打开了一个广阔的天地。 第5页/共31页 综合 整个综合过程就是将设计的HDL源代码、原理 图或状态图，遵循一定的约束条件、进行转换、 优化和映射，最终获得使用工艺库中的门单元进 行连接的原理图，即工艺库的门级单元表示的网 表文件。他包含3个过程：1）转换，2）映射，3 ）优化。 第6页/共31页 适配（布局布线） 适配器也称结构综合器，它的功能是将由综合器产生的 网表文件配置于指定的目标器件中，使之产生最终的下载文 件，如JEDEC、Jam格式的文件。适配所选定的目标器件 (FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。 逻辑综合通过后必须利用适配

3、器将综合后网表文件针对某 一具体的目标器件进行逻辑映射操作，其中包括底层器件配 置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后 产生的仿真文件用于作时序仿真，同时产生编程文件用于对 器件的编程下载。 第7页/共31页 时序仿真与功能仿真 时序仿真 功能仿真 就是接近真实器件运行特性的仿真， 仿真文件中己包含了器件硬件特性参数， 是考虑到器件的延时特性和约束后的一种 仿真，其仿真结果反映了器件的真实情况。 是直接对VHDL、原理图描述或其他描述形式的逻 辑功能进行模拟，以了解其实现的功能和行为是否满足 原设计的要求。仿真时不考虑器件延时。 第8页/共31页 编程下载和测试 通常，将对CPL

4、D的下载称为编程(Program)，对FPGA中的SRAM进 行直接下载的方式称为配置(Configure)，但对于OTP FPGA的下载 和对FPGA的专用配置ROM的下载仍称为编程。下载的过程即是对器 件内部的逻辑进行改写（即编程）的过程。有时叫烧写。 FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。 通常的分类方法是： C 将以乘积项结构方式构成逻辑行为的器件称为CPLD，如 Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S 系列和Lattice(原Vantis)的Mach系列等。 C 将以查表结构方式构成逻辑行为的器件称为F

5、PGA，如Xilinx 的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。 第9页/共31页 硬件测试： 最后是将含有载入了设计的FPGA或CPLD 的硬件系统进行统一测试，以便最终验证设 计项目在目标系统上的实际工作情况，以排 除错误，改进设计。 参考文献：FPGA的系统设计方法解析，程耀林， 现代电子技术 2005年10月（第19期） 第10页/共31页 数数字字 ASIC 数数模模 混混合合 模模拟拟 ASIC ASIC ASIC ASIC分类 ASIC(Application Specific Integrated Circuits，专用集成电路) 是相对于通用集

6、成电路而 言的，ASIC主要指用于某 一专门用途的集成电路器 件。ASIC分类大致可分为 数字ASIC、模拟ASIC和数 模混合ASIC。 第11页/共31页 ASIC设计方法 ASIC实现方法 按版图结构及制造方法分，有半定制(Semi-custom)和全 定制(Full-custom)两种实现方法。 全定制方法 是一种基于晶体管级的，手工设计版图的制造方法。 半定制法 是一种约束性设计方式，一部分基本单元已经做好。约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。 ASIC设计方法 全定制法半定制法 门阵列法标准单元法 可编程逻辑器件法 第12页/共31页 性差，对设计限制

7、过多。 第13页/共31页 n跟可编程器件类似：都是建立在 标准单元库的基础上。 第14页/共31页 n 硬拷贝（HardCopy）。 第15页/共31页 一般设计的流程 ASIC设计流程： 1）前端设计 2）后端设计 前端设计类似于FPGA设计 后端设计涉及到版图和工艺方面的问题。 第16页/共31页 ASIC设计流程 第17页/共31页 2.3 常用EDA工具 开发工具类型：1）厂家集成开发工具；2）第三方EDA工具。 EDA工具大致可以分为如下5个模块： 设计输入编辑器仿真器HDL综合器 适配器(或布局布线器)下载器 此外，FPGA/CPLD器件厂家提供的集成开发工具可以完成 全部的设计

8、流程，但某些功能有限，常采用专用工具。 第18页/共31页 设计输入编辑器 原理图输入、HDL输入（器件厂家提供的集成开发工具 ，ultraedit，capture等工具，有的工具可以将原理图转 化为HDL代码) 第19页/共31页 HDL综合器 FPGA/CPLD设计的HDL综合器有如下三种： l Synopsys公司的FPGA Compiler II、DC-FPGA综合器。 l Synplicity公司的Synplify Pro综合器。 l Mentor子公司Exemplar Logic的LeonardoSpectrum综合器和Precision RTL Synthesis综合器。 综合器

9、的使用有两种模式： 图形模式和命令行模式(Shell模式)。 第20页/共31页 第21页/共31页 综合的过程和结果： translate(转换)map（映射）optimize(优化)。 转换是将RTL级行为描述转化为RTL级结构描述 （使用与工艺无关的通用逻辑门符号表示）。 映射是将转换后的结果使用工艺库门级单元的连 接关系来表示，并根据需要进行优化，形成网表 文件。 网表文件的格式可以表示成标准格式（edif），也 可以表示成VHDL或者Verilog_HDL格式。综合报告 文件含所用逻辑资源、预估出的时钟最高频率、 关键路径（延时最长的路径）等信息。 第22页/共31页 按处理的硬件描

10、述语言类型分，HDL仿真器可分为： (1) VHDL仿真器。 (2) Verilog仿真器。 (3) Mixed HDL仿真器(混合HDL仿真器，同时处理Verilog与VHDL)。 (4) 其他HDL仿真器(针对其他HDL语言的仿真)。 按电路描述级别分类，HDL仿真器可以单独或综合完成以 下各仿真： (1) 系统级仿真。 (2) 行为级仿真。 (3) RTL级仿真。 (4) 门级时序仿真。 按是否考虑硬件延时分类，可分为功能仿真和时序仿真。 常用仿真工具：Modelsim， verilog_XL， VCS， Active-HDL， NC-sim等 仿真器 第23页/共31页 适配器的任务是

11、完成目标系统在器件上的布局布线。适 配，即结构综合通常都由可编程逻辑器件的厂商提供的专 门针对器件开发的软件来完成。这些软件可以单独或嵌入 在厂商的针对自己产品的集成EDA开发环境中存在。 工具： 1）专用型：ispEXPERT Compiler等。 2）嵌入型：一般嵌入到FPGA厂家提供的EDA集成 开发软件中，如MAX+PLUSII、QUARTUSII，ISE等等。 产生文件：时序仿真需要的延时信息文件，适配报告文件， 网表文件、编程文件（扩展名为.pof, .sof .bit等）。 该功能一般嵌入到FPGA厂家工具中。 适配器(布局布线器) 下载器(编程器) 第24页/共31页 EDA工

12、具软件列表 1、ALTERA： MAX+PLUSII、QUARTUSII 2、LATTICE： isp EXPERT SYSTEM、 isp Synario ispDesignExpert SYSTEM ispCOMPILER、PAC-DESIGNER 3、XILINX： FOUNDATION、ISE 4、FPGA Compiler、FPGA Express、Synplify、 Leonardo Spectrum . EDA公司 ： Cadence、exemplar、Mentor Graphics、orcad 、synopsys、Synplicity、viewlogic、. 第25页/共31页 Quartus II是Altera提供的FPGA/CPLD开发集成环境 Quartus II设计流程 第26页/共31页 2.5 IP核 IP(Intellectual Property)就是知识产权核或知识产权 模块的意思，在EDA技术和开发中具有十分重要的地位。 IP是用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 分为3类：软IP