3FPGA试验报告8位计数器—徐艺萍

1、实验三8位计数器试验一、实验原理所做8位计数器，有1个时钟输入端，1个同步清0端，输出为8位并行输 出，每来1个时钟脉冲，所输出的八位二进制数加1,当由00000000计数到时, 计数器返回到00000000重新开始计数。其代码如下：module counters(out, reset, elk);output 7:0 out;(可以不写吗)input reset, elk;reg7:0 out;always (posedge elk)begin辻(reset) oute |Banli；丁 ort1、 W工 图3引脚约束4. 添加 ChipScope 核采用核生成法。山于要对模块进行实时的控制

2、，因此在这里需要1个ICON核，1个ILA核，1个VI0核。将例化模块所用到的代码加到counters相应的位置，并进行修改，最后得到的代码如下:module counter8(out, CLK); output7:0 out;input CLK;reg7:0 out;wire reset;wire 35 : 0 CONTROL_ILA;wire 35 : 0 CONTROL_VIO;wire CLK;wire 0 : 0 ASYNC.OUT;wire 7 : 0 ASYNC.IN;ICON I_ICON(.CONTROLO(CONTROL.ILA),.CONTROL1(CONTROL.VIO

3、)；ILA I_ILA(.CLK(CLK),.CONTROL(CONTROL.ILA),.TRIGO(reset),.DATA(out)；VI0 I VI0(.CONTROL(CONTROL.VIO),.ASYNC.OUT (ASYNC.OUT),.ASYNC.IN (ASYNC.IN)；assign ASYNC_IN=out:assign reset二ASYNC_OUT;always (posedge CLK)beginif (reset) out70Ut0J IVK) Cordle DEVt2 网(MCGZ (心30) WITH MVIOI (V1O)uP因图5调试结果2将异步输入信号设为

4、总线形式，并重命名，可以更加直观的观测信号，如图6所示。国 A0 Consaltt IMW M/Ocmcc? (XC2VI3tf) UNI 1:1 MyYKM (VK) D 凶Du 询 gnaiValueITOtA8yncauc(o)0图6调试结果3设置触发条件，然后双击门按钮，出现ILA核捕获的数据波形，如图7所7Jo囲 W/Mo(御 DEVi2M0MSce2CKC2VP36UMIT;OM0U(njLA)d* (j E0 XJ 40 60 8000 120 140 16(1 1ffl) 200 22D 240 2 780 HOD 320 310 MM 3HO 4(30 420 40 4WI

5、480 *i(M)R:U X 5D, , I , . I , . , . I, . , , I, , , ,!, I , , , i , , , I . , . Ji,. I . , I , . I , ., , I , , , I , I , . I , , , I , ,DaMFoEt0PaciFpct3ESatAFat:t41DacaPot:t(S)P-atiFoEtlfio linniiiMiiniiiinniiiiinmiinuniiiimiinuniiiuniiiiiniiiniimiiiiuniiiiinnounniinniniiniiiniiiniiniiiiniiiiiini

6、iniiiiniiiinniiiiiiimiinuiiii o o jurauinmifuuuuuuimfmjuuumnmuumjummjmjminnjuumwuummmw o c pnTLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLrLr o o |_rn_rn_n_n_rn_ri_n_rLJ_LJ_i_rn_r_LJ_LJ_LJ_LJ_ 0 o I I I I I I I I I I I I I I I I图7调试结果4对相应信号设为总线形式并重命名，可以更好的观测信号，如下图8所示。Waw!fcMin.()VM3O)UWIII.tyaA(l(1LA)V Cl因248X 249 )： 250 ：( 251 ；( 252 X 253 )： 25J ：( 255 )：0 ：( 1 X 2id ：( 5 X 6 X 7 f2ataPoE0IavaPottllMWP01CI3PataPott4DasP5“5JacaPotc|6PataPotcpjI