高速可复用SPI总线设计与实践.ppt

高速可复用SPI总线设计与验证 指导教师 杨慧晶设计人 王瑞学号 0614020105 2 答辩主要内容 论文结构课题背景相关知识主要设计内容与实现总结致谢 3 课题背景 SPI SerialPeripheralInterface 串行外设接口总线是一种3线同步全双工串行通信接口总线本文的工作就是根据业界通用的SPI总线的标准 设计一种可复用的高速SPI总线 由于SPI本身没有应答机制 对传输时序要求比较严格 所以就需要一个稳定可靠的同步时钟 针对这种需要 本文工作中特别设计了一个对奇偶分频分别考虑的时钟生成模块提供可靠的同步串行时钟 执行串并转换功能的数据传输模块结构简单 消耗硬件资源少 但却有很强的功能 4 高速可复用SPI总线 SPI总线相关知识介绍 5 高速可复用SPI总线的主要特征 1 全双工同步串行数据传输 2 传输字长可变 最多可同时传输128位 3 支持MSB和LSB4 控制寄存器和传输寄存器分别在时钟上升沿或下降沿写入数据 5 8根从机选择线 6 只用一个主时钟 完全静态同步设计 7 采用最简洁的Verilog语言 模块完全可综合 6 主模块接口信号 SPI的一个显著的特点就是接口信号少 所以硬件开销小 受到广大用户的青睐 它总共只有四个信号 分别是 SS 输出信号 从机选择信号 SCLK 输出信号 系统主时钟 作为主端和从端的时钟输入 MOSI 输出信号 主机输出从机输入的传输数据 MISO 输入信号 主机输入从机输出的传输数据 7 SPI的典型结构 8 WISHBONE接口信号 为了增强SPI模块的适用范围 特别在控制寄存器与主模块之间采用了WISHBONE接口形式以下是WISHBONE的接口信号 Wb clk i 输入信号 主机时钟信号 所有WISHBONE输出信号都在Wb clk i的上升沿有效 Wb rst i 输入信号 同步复位信号 高有效 使得WISHBONE接口内部的状态机全部恢复到起始态 Wb we i 输入信号 输入数据的写使能 该位有效时可以向控制寄存器写入控制字 Wb stb i 输入信号 表明一个有效数据传送周期 Wb cyc i 输入信号 有效总线周期输入 当该信号有效时 表明进程中的总线是有效的 即它确定了总线周期的持续时间 Wb cyc i从数据传输的第一个比特开始有效 直到数据传输结束为止 Wb ack o 输出信号 确认信号 当该信号有效时 表明一个总线周期结束 也即一轮传输完毕 Wb err o 输出信号 总线周期出错提示信号 当该信号有效 表明总线周期非正常结束 表示有错误发生 在本模块此位置低 Wb int o 输出信号 系统中断信号 表明传输正在进行中 9 SPI寄存器介绍 SPI总线所需要的基本寄存器有作为数据缓冲器的数据接收寄存器 数据传输寄存器 用来存放控制字的控制与状态寄存器 存放时钟分频值的时钟分频寄存器和储存从机选择状况的寄存器数据接收寄存器用来保存最后执行传输的被接收的数据数据传输寄存器用来保存下一轮将要传输的数据 10 Spi协议分析 11 SPI协议分析 图中SCK信号是主端的输出时钟 同时也是从端的输入时钟 一旦主处理器向SPI的数据寄存器中写入数据 控制信号tip transferinprogress 就被拉起 时钟生成模块就会启动开始产生所需频率的时钟 数据转移模块将要传输的数据从主机的MOSI端移到从机的MOSI端 12 SPI总线接口的结构图 13 时钟分频模块时钟分频模块中的时钟信号的来源是外部系统提供的时钟clk in 此时钟的频率高于SPI总线使用的时钟频率 模块会根据各个不同口的时钟分频因子寄存器 产生相应的时钟输出信号clk out作为串行时钟 于SPI没有应答机制 所以传输时对时序的要求就相当严格 为了能够保证时序的可靠性 特别设计了一个无论对于奇分频还是偶分频都异常可靠的时钟生成模块产生传输所需要的串行时钟 数据传输模块数据传输模块是SPI的核心模块 此模块负责把并行进来的数据串行传出 串行进来的数据并行传出 对于并行进来的数据位宽比较长 比如128位的数据时 为了提高传输的速度 本文设计工作中牺牲了资源改进了以前的保守的SPI模块 14 VerilogHDL实现 采用层次化的设计方法 用VerilogHDL语言实现整个SPI模块 一个顶层模块 下面分两大模块 时钟分频模块和数据传输模块 另外 为了提高程序的可复用性 代码设计时特别安排了一个变量定义模块专门定义各种可修改的参量 15 时钟生成模块 由于SPI总线需要均匀的时钟 所以本文特别设计了一个占空比为50 的奇分频时钟生成电路 并且考虑到SPI总线也需要偶分频的时钟 就设计了一种兼容偶分频的时钟电路生成模块 占空比为50 的奇分频的设计思想是合成 即通过对一些中间时钟变量的或 异或等操作得到 16 数据传输模块 本文设计的数据传输模块除了要实现基本的数据传输的功能外 还有一些特殊的设置 比如 可以选择是在串行时钟的上升沿还是下降沿输出数据 同样也可以选择在上升沿还是下降沿把输入数据锁存进来 而且设计时专门设置了一个控制信号LSB用来选择先传输最高有效位还是最低有效位 设置寄存器时 为了节省资源 接收寄存器和传输寄存器实际上是同一个寄存器 这意味着接收数据时被接收的数据必须在下一个传输完全完成之前从SPI数据寄存器中读出 否则就会发生数据丢失 17 顶层TOP模块 顶层模块的重要作用就是让分模块能够顺利的运作起来 所以此SPI核的顶层模块要写入控制字 通过状态机控制调用时钟生成模块和数据传输模块正常运行 18 仿真验证结果最高传输8位仿真波形 19 仿真验证结果最高传输16位仿真波形 20 仿真验证结果最高传输64位仿真波形 21 仿真验证结果最高传输128位仿真波形 22 总结 SPI总线技术以其结构简单 使用方便的特性 受到计算机和通信 电子行业的青睐 随着微控制器外围设备的增多 SPI总线更是有着十分广阔的市场前景 但是由于其本身是串行传输 所以传输速度不够快一直还是使用SPI总线需要面临的问题 另一方面 如果每次用到SPI总线的时候都重新设计一个这样的模块就显得既费时又费工 不能满足加快芯片上市时间和节约设计成本的需求 因此设计一个可复用的SPI总线模块就成为业界呼声最高的事情了 本论文从分析SPI总线传输的基本协议出发 考虑到可复用性 设计出其基本框架 时钟生成模块 数据传输模块 顶层控制模块 由于SPI对传输时序要求非常严格 所以本文工作中设计了一种比较可靠 稳定的时钟生成模块 它对于奇偶分频的情况分别考虑 从而避免了以往SPI总线中对系统时钟奇分频时会出现分频出的时钟不稳定的问题 23 致谢 致谢本文是在杨慧晶导师老师的悉心指导和鼓励下完成的 论文的选题 具体工作和撰写过程都凝聚着老师门的心血和汗水 在论文写作和修改过程中给予了大力的支持和说明 老师渊博的学识和严谨的治学态度使我受益匪浅 这也将始