控制理论与控制工程硕士论文-DDR_DDR2接口的FIFO设计.pdf

西安电子科技大学 硕士学位论文 ddr/ddr2接口的fifo设计 姓名：李原 申请学位级别：硕士 专业：控制理论与控制工程 指导教师：马伯渊 20090101 摘要 为了满足现代电子领域对于大容量、高速度存储介质的需要，d d rs d r a m 存储介质需要更完善的接口控制模块和更便利的使用方式。本论文所构建的模块 系统是一种行之有效的使用手段，已应用于中兴北研所多个传输类项目之中。 本文首先介绍了选题背景、国内外研究现状和论文的主要工作，接着对d d r s d r a m 存储设备的原理和发展过程进行简介，并介绍了d d rs d r a m 的接口时 序，分析了其在系统中的位置、功能和作用，在此基础上提出了设计方案规划。 之后着重叙述了基于s t r a t i x i ig x 系列f p g a 的d d r 2 接口的f i f o 工程设计， 对于主控核心单元、数据输入单元和数据缓存单元进行了单独的模块化分析，并 且对主要模块进行了功能仿真，归纳问题。接着通过使用c h i p s c o p e 软件平台进行 在线调试，分析问题并提出相关关键技术问题及解决方法。 通过本系统模块的开发和调试，实现了一种f i f o 特性的存储介质接口装置， 便捷了对复杂时序接口的大容量、高速存储介质的应用。 关键词：d d rs d r a m ，f p g a ， f i f o a b s t r a c t i no r d e rt om e e tt h er e q u i r e m e n to fh i g h - c a p a c i t ya n dh i g h - s p e e ds t o r a g em e d i u m i ne l e c t r o n i c s ，d d rs d r a mh a sb e e nu s e dm o r ea n dm o r e ，a n di tn e e d sb e t t e r i n t e r f a c ea n dm o r ec o n v e n i e n tw a yt ou s e i nt h i sp a p e r , b u i l d i n gam o d u l a rs y s t e mi s a ne f f e c t i v ew a y i th a sb e e nu s e di ns o m ep r o j e c t so fz t eb e i j i n gc o r p o r a t i o n t h i sa r t i c l ef i r s ti n t r o d u c e st h eb a c k g r o u n do ft h et o p i c s ，i n c l u d i n gd o m e s t i ca n d f o r e i g nr e l a t e dr e s e a r c h ，t h e ni n t r o d u c e 喜t h ep r i n c i p l ea n dt h ed e v e l o p m e n tp r o c e s so f d d rs d r a ma n di n t e r f a c e ，a n da n a l y z e si t sp o s i t i o na n df u n c t i o ni nt h es y s t e m t h e na r t i c l ei n t r o d u c e st h ei m p l e m e n t a t i o no ff i f oc h a r a c t e rb a s e do ns t r a t i x i ig x f p g a ，a n da n a l y z e st h em a i nu n i t ，d a t ae n t r ya n dd a t ac a c h eu n i t t h r o u g ht h e s o f t w a r ep l a t f o r mc h i p s c o p e ，o n l i n ed e b u g g i n gw o r k sf o ra n a l y z i n gp r o b l e m sa n d s u m m a r i z i n gs o m et e c h n o l o g yi s s u e sa n ds o l u t i o n s t h r o u g ht h ed e v e l o p m e n ta n dd e b u g g i n go ft h i ss y s t e m ，ir e a l i z eat r a n s m i s s i o n c h a r a c t e rw i t hf i f of e a t u r e ，a n dm a k eac o n v e n i e n ti n t e r f a c et ot h ec o m p l e x i t yo ft h e t i m i n go fh i g h - c a p a c i t y ，h i g h s p e e ds t o r a g em e d i u ma p p l i c a t i o n s k e yw o r d s ：d d rs d r a m ，f p g a ，f i f o 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名：二查l 日期立韭事业 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期i 司论文工作的知识产权单位属西安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再撰写的文章一律署名单位为西安电子科技大学。 ( 保密的论文在解密后遵守此规定) 本学位论文属于保密，在一年解密后适用本授权书。 本人签名：查匿2 导师虢珥 日期2 11 全! ：! ! 日期丝争忆 第一章绪论 第一章绪论 1 1 选题背景 如今，在计算机、通讯、信息处理及其它电子领域内，对高速大容量的存储 介质需求是越来越大。在这种势头下，近年来d d r 、d d r 2 、d d r 3 以及q d r 等 高速大容量存储介质迅速发展。 目前，中兴通讯北京研究所的业务类单板已经普遍采用f p g a 作为业务处理 的核心器件，而且随着处理业务越来越复杂，高速度、大容量的d d rs d r a m 系 列存储器也成为许多单板的必选【l 】。 d d rs d r a m 即双倍数据率同步动态随机访问存储器，他的优点是存储容量 大、成本低、接口成熟，而且并行突发访问时，可以达到较高的访问速率。随着 支持时钟频率的升高，依次有d d r 、d d r 2 、d d r 3 ，三个标准，接口时序基本 一致，电气特性相差比较大。 然而，这类存储介质的应用受到一些因素的限制，目前业界对信号的处理方 式普遍还是采用时钟单边沿触发，而这类存储介质为了提高数据传送，一般都采 用时钟双沿触发的方式。其次，这类存储介质接口时序复杂，数据传送时不可避 免的会浪费一些时钟周期。即使采用厂商提供的i pc o r e ，在与f p g a 内部逻辑 接口互连时一般也不能实现直接对接。 为此，需要设计一种f i f o 特性的存储介质接口方法和装置。从而可充分利 用现有的技术解决方案对上述问题进行处理，通过引入本装置，实现存储介质具 有f i f o 特性的接口。 这种具有f i f o 特性的黑盒接口的优势在于以下几点：( 1 ) 接口信号非常简单， 和f i f o 接1 2 1 类似。从而提高了操作性能，减少了管理成本。( 2 ) 支持多通道系统， 灵活提供用户所需的多通道信息交流。 本课题来源于中兴通讯公司传输事业部m 8 0 0 项目组，目的在于开发一种 f i f o 传输特性的存储介质接口方法，实现业务信息交流的更加便捷与快速。 1 2 国内外研究现状 在目前需求量最大的计算机领域，a m do p t e r o 处理器内核实际上集成了单 通道1 2 8 b i t s 的d d r 内存控制单元，a t h l o n6 4 处理器内核集成了单通道 6 4 b i t s d d r 内存控制单元。o p t e r 内核当中的内存总线位宽实际上是1 4 4 一b i t s ，其 2d d r 及d d r 2 接口的f i f o 设计 中1 2 8 - b i t s 用来进行数据传输，1 6 b i t s 用来进行d d r 3 3 3 状态下的e c c 错误校验。 a m d 一度将这种单通道1 2 8 b i t s 的内存总线架构称之为“双通道”，a m d 的意思 是这种内存带宽在5 3 g b s 的单通道1 2 8 b i t s 的内存总线架构，等效于2 条a t h l o n 6 4 单通道6 4 - b i t s 带宽在2 6 7 g b s 的内存总线架构【2 1 。a m d 未来用于移动平台的 t u r i o n6 4 处理器将内建d d r 2 内存控制器，以进一步提升整体性能，同时还会 有双核和v t 技术，而稍微低端一点的m o b i l ea t h l o n6 4 也将会内建d d r 2 内存 控制器，但不会有双核心的版本，而未来最低端的m o b i l es e m p r o n 也将内建d d r 2 内存控制器，同时支持6 4 b i t 处理能力，这将大幅提升下一代a m d 移动平台的内 存带宽和整体性能。 在嵌入式系统领域，a l t e r 与n o r t h w e s tl o g i c 宣布为a l t e r 的高密度s t r a t i xi i 与s t r a t i xi ig xf p g a ，提供经过硬件验证的6 6 7 m b p sd d r 2s d r a m 接口，这 个接口结合了a l t e r 的自动校准d d r 2p h y 与n o r t h w e s tl o g i c 的全功能d d r 2 s d r a m 控制器核心，在最高的内存传输量时，可大幅地简化d d r 2s d r a m 的 接口设计。 a l t e r 的d d r 2p h y 已经过最佳化，以便在处理、电压与温度变动过程中提 供卓越的性能，它可支持完整的技术文件、软件与工具、i p 核心、展示版、特性 描述报告与仿真模型等组合，都可用于协助设计师成功地进行a l t e r af p g a 到 d d r 2s d r a m 的接口设计。a l t e r a 的自动校准d d r 2p h y 现在已可透过初期客 户合作计划来供应，客户可以联系他的业务代表来参与这个计划。 n o r t h w e s tl o g i c 的d d r 2s d r a m 控制器核心是高效能、易于使用的内存控 制器核心产品系列的一部分，能够支持d d r 2 、d d r 、可携式d d r 、s d r 、可携 式s d rs d r a m ，以及可减少延迟的d r a mi i ( r l d r a mi i ) 内存，d d r 2s d r a m 控制器核心可透过使用请求重新排序、记忆库管理与预看( 1 0 0 k a h e a d ) 处理，来提 供高总线效率。 n o r t h w e s tl o g i c 也提供错误校正码( e r r o rc o r r e c t i o nc o d e ，e c c ) 、读取修改 写入( r e a d m o d i f y - w r i t e ) ，以及多埠前端( m u l t i p o r tf r o n t e n d ) 附加模块，以进一 步地简化使用者的设计工作。i p 核心支持最高的内存频率速率，只需要最少的逻 辑闸数，并搭配完整的文件与验证套装【3 】。 中兴通讯开发的传输设备是针对城域网、金融网、政府网和军网、企业网等 市场需求而开发的产品，可向用户提供更加安全、可控、可管理的高性能传输解 决方案【4 1 。中兴北京研究所的业务传输类单板的核心器件是f p g a ，为了处理复 杂高速的业务信息，需要使用大容量，高速度的d d r 存储器件，为此，需要设 计适合于业务类单板的具有f i f o 特性的d d r 系列接口模块【5 】o 第一章绪论 3 1 3 本论文主要研究工作 本人首先根据实际的项目需求，分析了在已有的硬件环境上开发f i f o 特性 d d r 接口模块的可行性，提出了功能设计要求和设计方案，实现了接口开发和仿 真调试。并且在新建项目的硬件环境下开发了f i f o 特性的i j d r 2 接口控制模块。 1 3 1 本文的主要研究工作 在开发接口控制模块的过程中，首先需要了解d d r 存储器件的原理以及在 设备中的位置和作用，然后需要分析业务功能需求和自身开发的硬件结构，确立 需要设计开发的功能，最后根据实际需求进行开发。 本文所做的主要工作： 1 、进行接口模块的需求和功能分析。 2 、研究d d r 存储介质以及相关i pc o r e 原理。 3 、根据实际需要，对接口模块实现功能进行了硬件抽象层的描述，并给出了 设计和实现的解决方案。 4 、对功能模块进行编码驱动开发。 5 、对功能模块进行仿真，调试。 6 、分析和解决关键技术问题。 1 3 2 本文的组织结构 本文的组织结构如下： 第一章根据中兴通讯传输产品对d d rs d r a m 器件的需求现状，介绍选题 背景、国内外研究现状和论文的主要工作。 第二章首先对d d rs d r a m 存储设备的原理和发展过程进行简介。然后介 绍了d d rs d r a m 的接口描述，对其在系统中的位置、功能和作用进行了分析， 提出了设计中的功能要点。并在此基础上提出了系统的设计规划。 第三章对基于s t r a t i x i ig x 系列f p g a 的d d r 2 接口的f i f o 设计提出具体 实施方案，对于主控核心单元、数据输入单元和数据缓存单元进行了单独的模块 化分析和实现方案，并且对主要模块进行了功能仿真，归纳问题。 第四章通过使用c h i p s c o p e 软件平台进行在线调试，分析问题并提出相关关 键技术问题及解决方法。 第五章全文总结以及工作展望。 第二章d d rs d r g l 原理以及系统设计方案 5 第二章d d rs d r a m 原理以及系统设计方案 2 1d d rs d 删的发展过程 2 1 1 内存体系结构发展历程 作为p c 不可缺少的重要核心部件内存，它伴随着d i y 硬件走过了多年 历程。从2 8 6 时代的3 0 p i ns i m m 内存、4 8 6 时代的7 2 p i ns i m m 内存，到p e n t i u m 时代的e d od r a m 内存、p i i 时代的s d r a m 内存，到p 4 时代的d d r 内存和目 前9 x 5 平台的d d r 2 内存。内存从规格、技术、总线带宽等不断更新换代。不过 我们有理由相信，内存的更新换代可谓万变不离其宗，其目的在于提高内存的带 宽，以满足c p u 不断攀升的带宽要求、避免成为高速c p u 运算的瓶颈。 在8 0 2 8 6 主板发布之前，内存并没有被世人所重视，这个时候的内存是直接 固化在主板上，而且容量只有6 4 “ 2 5 6 k b ，对于当时p c 所运行的工作程序来说， 这种内存的性能以及容量足以满足当时软件程序的处理需要。不过随着软件程序 和新一代8 0 2 8 6 硬件平台的出现，程序和硬件对内存性能提出了更高要求，为了 提高速度并扩大容量，内存必须以独立的封装形式出现，因而诞生了我们所提到 的“内存条”概念。 在8 0 2 8 6 主板刚推出的时候，内存条采用了s i m m ( s i n g l ei n 1 i n e m e m o r y m o d u l e s ，单边接触内存模组) 接e l ，容量为3 0 p i n 、2 5 6 k b ，必须是由8 片数据 位和1 片校验位组成1 个b a n k ，正因如此，我们见到的3 0 p i ns i m m 一般是四条 一起使用。自1 9 8 2 年p c 进入民用市场一直到现在，搭配8 0 2 8 6 处理器的3 0 p i n s i m m 内存是内存领域的开山鼻祖。 自i n t e lc e l e r o n 系列以及a m dk 6 处理器以及相关的主板芯片组推出后， e d od r a m 内存性能再也无法满足需要了，内存技术必须彻底得到个革新才能 满足新一代c p u 架构的需求，此时内存开始进入比较经典的s d r a m 时代【6 j 。 第一代s d r a m 内存为p c 6 6 规范，但很快由于i n t e l 和a m d 的频率之争 将c p u 外频提升到了1 0 0 m h z ，所以p c 6 6 内存很快就被p c i 0 0 内存取代，接着 1 3 3 m h z 外频的p i i i 以及k 7 时代的来临，p c i 3 3 规范也以相同的方式进一步提 升s d r a m 的整体性能，带宽提高到1 g b s e e 以上。由于s d r a m 的带宽为6 4 b i t ， 正好对应c p u 的6 4 b i t 数据总线宽度，因此它只需要一条内存便可工作，便捷性 进一步提高。在性能方面，由于其输入输出信号保持与系统外频同步，因此速度 明显超越e d o 内存。 不可否认的是，s d r a m 内存由早期的6 6 m h z ，到后来的1 0 0 m h z 、1 3 3 m h z ， 6 d d r 及d d r 2 接口的f i f o 设计 尽管没能彻底解决内存带宽的瓶颈问题，但此时c p u 超频已经成为d i y 用户永 恒的话题，所以不少用户将品牌好的p c i 0 0 品牌内存超频到1 3 3 m h z 使用以获得 c p u 超频成功，值得一提的是，为了方便一些超频用户需求，市场上出现了一些 p c i 5 0 、p c i 6 6 规范的内存。 d d r 是一种继s d r a m 后产生的内存技术，d d r ，英文原意为“d o u b l ed a t a r a t e ，顾名思义，就是双数据传输模式。之所以称其为“双”，也就意味着有“单”， 我们日常所使用的s d r a m 都是“单数据传输模式”。d d rs d r a m 最早是由三星 公司于1 9 9 6 年提出，由日本电气、三菱、富士通、东芝、日立、德州仪器、三星 及现代等八家公司协议订立的内存规格，并得到了a m d 、v i a 与s i s 等主要芯片 组厂商的支持。 这种内存的特性是在一个内存时钟周期中，在一个方波上升沿时进行一次操 作( 读或写) ，而d d r 则引用了一种新的设计，其在一个内存时钟周期中，在方 波上升沿时进行一次操作，在方波的下降沿时也做一次操作，之所以在一个时钟 周期中，d d r 则可以完成s d r a m 两个周期才能完成的任务，所以理论上同速率 的d d r 内存与s d r 内存相比，性能要超出一倍，可以简单理解为1 0 0 m h z d d r = 2 0 0 m h zs d r 。 s d r a m 在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据 传输；而d d r 内存则是一个时钟周期内传输两次次数据，它能够在时钟的上升 期和下降期各传输一次数据，因此称为双倍速率同步动态随机存储器。d d r 内存 可以在与s d r a m 相同的总线频率下达到更高的数据传输率。 与s d r a m 相比：d d r 运用了更先进的同步电路，使指定地址、数据的输送 和输出主要步骤既独立执行，又保持与c p u 完全同步；d d r 使用了d l l ( d e l a y l o c k e dl o o p ，延时锁定回路提供一个数据滤波信号) 技术，当数据有效时，存储 控制器可使用这个数据滤波信号来精确定位数据，每1 6 次输出一次，并重新同步 来自不同存储器模块的数据。d d l 本质上不需要提高时钟频率就能加倍提高 s d r a m 的速度，它允许在时钟脉冲的上升沿和下降沿读出数据，因而其速度是 标准s d r a 的两倍。 从外形体积上d d r 与s d r a m 相比差别并不大，他们具有同样的尺寸和同 样的针脚距离。但d d r 为1 8 4 针脚，比s d r a m 多出了1 6 个针脚，主要包含了 新的控制、时钟、电源和接地等信号。d d r 内存采用的是支持2 5 v 电压的s s t l 2 标准，而不是s d r a m 使用的3 3 v 电压的l v t t l 标准【7 1 。 2 1 2d d rs d r a m 的体系结构 随着支持时钟频率的升高，依次有d d r 、d d r 2 、d d r 3 ，三个标准，接口 时序基本一致，电气特性相差比较大。 第二章d d rs d r a m 原理以及系统设计方案 7 d d r 内存采用1 8 4 线结构，d d r 内存不向后兼容s d r a m ，要求专为d d r 设计的主板与系统。 d d r 2 内存将是现有d d r l 内存的换代产品，它们的工作时钟预计将为 4 0 0 m h z 或更高( 包括现代在内的多家内存商表示不会推出d d r 24 0 0 的内存产 品) 。从j e d e c 组织者阐述的d d r 2 标准来看，针对p c 等市场的d d r i i 内存 将拥有4 0 0 、5 3 3 、6 6 7 m h z 等不同的时钟频率。 高端的d d r 2 内存将拥有8 0 0 、10 0 0 m h z 两种频率。d d r 2 内存将采用2 0 0 、 2 2 0 、2 4 0 针脚的f b g a 封装形式。最初的d d r 2 内存将采用0 1 3 微米的生产工 艺，内存颗粒的电压为1 8 v ，容量密度为5 1 2 m b 。d d k 2 将采用和d d r l 内存 一样的指令，但是新技术将使d d r 2 内存拥有4 到8 路脉冲的宽度。d d r 2 将融 入c a s 、o c d 、o d t 等新性能指标和中断指令。d d r 2 标准还提供了4 位、8 位 5 1 2 m b 内存1 k b 的寻址设置，以及1 6 位5 1 2 m b 内存2 k b 的寻址设置。 d d r 2 内存标准还包括了4 位预取数( p r e f e t c ho f 4b i t s ) 性能，d d r l 技术 的预取数位只有2 位。 d d r 3 的市场导入时间预计为2 0 0 6 年，最高数据传输速度标准将达到 1 6 0 0 m b p s 。不过，就具体的设计来看，d d r 3 与d d r 2 的基础架构并没有本质的 不同。从某种角度讲，d d r 3 是为了解决d d r 2 发展所面临的限制而催生的产物。 由于d d r 2 的数据传输频率发展到8 0 0 m h z 时，其内核工作频率已经达到 2 0 0 m h z ，因此再向上提升较为困难，这就需要采用新的技术来保证速度的可持 续发展性。另一方面，也是由于速度提高的缘故，内存的地址命令与控制总线需 要有全新的拓朴结构，而且业界也要求内存要具有更低的能耗，所以，d d r 3 要 满足的需求就是：更高的外部数据传输率；更先进的地址命令与控制总线的拓朴 架构；在保证性能的同时将能耗进一步降低【8 】。 2 2 1d d rs d r a m 概述 2 2d d rs d r a m 的原理 d d rs d r a m 是一种采用双沿触发结构的s d r a m ，双沿触发结构本质上是 一种2 n 预取结构，在输入输出管脚上，每个时钟周期传输两个字节。对于一次 d d rs d r a m 访问操作( 读操作、写操作) ，在芯片内部，一个时钟周期执行一 次位宽为2 n 的数据传输；在d d rs d r a m 的管脚上，每半个时钟周期执行一次 n 位宽的数据传输。因此，d d rs d r a m 的总线带宽为：工作频率数据总线宽度 2 。 d d r 及d d r 2 接口的f i f o 设计 d d rs d r a m 具有如下特点【9 】： 1 采用双沿触发结构，每个时钟周期传输两个数据； 2 相向数据触发信号( d q s ) 与数据一起传输，用于接收侧锁存数据； 3 读操作时，d q s 与数据边沿对齐，写操作时，d q s 与数据中心对齐； 4 差分时钟( c k 、c k 撑) 输入； 5 d l l 将d q 和d q s 的跳变与c k 的调变对齐； 6 在时钟c k 的上升沿接收命令字，数据和数据屏蔽位的接收，参考d q s 的上升沿和下降沿； 7 内部分为4 个b a n k ： 8 写操作时，支持写数据屏蔽功能； 9 突发程度可设，支持的突发长度为2 ，4 ，8 ： 1 0 c a s 延迟为2 或者2 5 ，d d r 4 0 0 的c a s 延迟还可设为3 ； 11 每次突发操作支持a u t op r e c h a r g e 功能； 12 支持a u t or e f r e s h 和s e l fr e f r e s h 两种刷新模式； 2 2 2d d r 接口管脚说明 d d r 接口管脚如表2 1 所示： 表2 1d d r 芯片接口表 有 效位宽 名称方向说明 电 ( b i d 平 时钟信号，c k 、c k # 是差分时钟输入，所有的 时地址和控制输入信号都在c k 的上升沿和c k # c k ，c k 撑 输入 l 钟下降沿的交叉处被锁存；输山数据以c k 和c k # 的交义口为参考数据( 双沿输出) 。 c k e时钟使能：c k e 为“高”，使能内部时钟信号、 ( c k e o ) 输入缓存、输出驱动：c k e 为“低”，d r a m 进 ( c k e l ) 行p r e c h a r g e 、p o w e r d o w n 、s e l f r e f r e s h 、a c t i v ep o 、砸rd o w n 操作。对 输入高 l 于p o w e rd o w n 进入和退出操作；s e l f r e f r e s h 进入操作，c k e 是同步信号：对于退 出s e l fr e f r e s h 操作，c k e 是异步信号。在 读写操作的过程中，c k e 必须一直保持为高。 第二章d d rs d r a m 原理以及系统设计方案 9 c s 撑 片选信号。当c s # 为高时，所有的命令都是无 ( c s 0 撑)输入低 1 效的。 ( c s l 撑) r a s 群，c a s 撑 命令信号输入，r a s # 、c a s # 、w e # 和c s 撑一起 输入低 w e 拌 确定输入的命令。 d m输入数据屏蔽位。在写操作过程中，当d m 为 ( l d m ) 高时，输入数据将会被屏蔽。d m 在d q s 的双 ( u d m )输入沿进行采样。对1 6 b i t 位宽芯片，l d m 对应 d q 0 d q 7 ；u d m 对应d q 8 一d q l 5 。在读操作过 程中，d m 可以为高、低或者悬空状态。 b a 0 ，b a lb a n k 地址输入，b a 0 和b a l 确定对哪个b a n k 总 输入 2 执行a c t e 、i 汪a d 、w 刚t e 、p r e c h a r g e 线 操作 a 0 - a 1 3地址输入。为a c t i v e 命令，提供行地址；为 读写命令提供列地址和a u t op r e c h a r g e 位。a 1 0 只在p r e c h a r g e 命令时被采样，当a 1 0 总 为“低”时，对一个b a n k 进行p r e c h a r g e 操作； 输入 1 4 线当a 1 0 为“高”时，对所有b a n k 进行 p r e c h a r g e 操作。如果只对一个b a n k 进行 p r e c h a r g e 操作，则b a 0 ，b a l 确定进行操 作的b a n k 。 d q 总数据总线 双向 线 d q s数据总线触发，读操作时，d q s 为输出，写操 ( l d q s )作时，d q s 为输入。读操作时，d q s 与数据数 双向 ( u d q s )据边沿对齐；写操作时，d q s 与写入数据中心 对齐。 n c无连接管脚 v d d qd q 工作电压 v s s q d q 上作地 v d d 供电电压， v s s地 v i 也f输s s t l2 参考电压 入 1 0 d d r 及d d r 2 接口的f i f o 设计 2 2 3d d r 上电初始化过程 d d rs d r a m 使用前需要初始化。其流程图如图2 1 所示： 图2 1d d rs d r a m 初始化流程图 在供电电压、参考电压、工作时钟稳定之后，d d rs d r a m 必须等待2 0 0 u s 才能执行各种操作。等待2 0 0 u s 之后，c k e 必须为高，d d rs d r a m 需要执行 d e s e l e c t 或者n o p 操作，执行完n o p 操作后，d d rs d r a m 执行p r e c h a r g e a l l 操作。 扩展模式寄存器设置主要是使能d l l ；模式寄存器设置主要是复位d l l ，设 置d d rs d r a m 工作参数，在复位d l l 之后，需要等待2 0 0 个时钟周期，才能 执行p r e c h a r g ea l l 命令。进行完上述操作之后，d d rs d r a m 的所有b a n k 处于空闲态( i d l e ) 。 处于空闲态后，d d rs d r a m 必须执行两次a u t op r e c h a r g e 操作，然 后，设置模式寄存器，关闭d l l 复位功能，执行完上述操作之后，d d rs d r a m 已经可以进行读写等正常操作【l 例。 第二章d d rs d r a m 原理以及系统设计方案 2 2 4d d r 状态控制图 d d rs d r a m 控制器简化状态转换图如图2 2 所示。 图2 2d d rs d r a m 控制器简化状态转换图【i i 】 p r e a l l = p r e c h 【a r g ea l lb a n k s c k e l= e n t e rp o w e rd o w n m r s= m o d e r e g i s t e rs e t c k e h = e x i tp o w e rd o w n e m r s= e x t e n d e dm o d er e g i s t e rs e ta c t= a c t i v e r e f s= e n t e rs e l fr e f r e s h n i ea = w “t ew i t ha u t o p r e c h a r g e r e f s x = e x i ts e l fr e f r e n s hr e a da = r e a dw i t ha u t o p r e c h a r g e 1 2d d r 及d d r 2 接口的f i f o 设计 2 3 1 接口模块需求 2 3 接口模块开发方案 目前我们应用中，f p g a 内部通常缓存数据时，都是通过f i f o 实现。对于有， 多个通道接入的单板，可能同时需要多个并行f i f o 缓存数据，而这些f i f o 对应 的存储器则是外部的d d rs d r a m 。功能如下【1 2 】： 1 实现与d d r 2i pc o r e 用户接口的对接时序 2 实现与逻辑的f i f o 接口 3 最多支持将d d r 2 存储器划分为8 个独立的存储空间，实现8 个独立的 f i f o 4 d d r 2 读写效率高于7 5 ( 即有效的数据吞吐量达到时钟频率的1 5 倍) 2 3 2 接口模块设计规划 本系统提供了一种实现无时隙数据传输的存储介质接口设计方法及其装置， 通过把这类存储介质接口时序映射为f i f o 接口时序，实现了无时隙的数据交流 传输。 为解决功能要求，系统提供了如下的解决方法。该方法和装置包括以下几个 部分：数据缓存单元，状态监控单元，核心控制单元，输入数据组装单元，输出 数据组装单元，存储介质控制单元。系统框图如图2 3 所示【1 3 】： 一一一一一一j 图2 3 系统框图 一 第二章d d rs d r a m 原理以及系统设计方案 1 3 数据缓存单元：输入的数据宽度及时钟频率可能与系统内部不一致，需要用 缓存单元进行转换。本单元对外接口主要包括输入输出的数据接口、使能控制接 口以及数据缓存单元的状态信号。 状态监控单元：通过采集数据缓存装置的状态，进行处理并给核心控制单元 发送相关信息。 核心控制单元：采集状态信息，分别对数据输入及输出通道进行操作，并与 存储介质控制单元进行信息交互。 数据输入通道：采集数据缓存单元数据，并匹配成存储介质控制单元的接口 时序。 数据输出通道：接收存储介质控制单元数据，并匹配到数据缓存单元中。 存储介质控制单元：映射存储介质接口时序，并与核心模块进行信息交流， 完成对存储介质的数据交互。 2 3 3 软件实施方案 图2 4 软件流程图 1 4 d d r 及d d r 2 接口的f i f o 设计 由软件流程图2 4 所示，上电复位之后，存储介质控制单元需要对存储介质 进行初始化操作，配置时钟单元，然后等待初始化完成。 在初始化完成后，状态监控单元查询数据缓存单元状态信息，并计算存储介 质的状态信息，当满足输入或输出的条件后将产生相应状态标志。将状态标志传 送到核心控制单元。 核心控制单元在接收到状态监控单元提供的状态标志后，会触发相关操作。 各单元在核心控制单元的控制下相互配合，与存储介质控制单元进行信息交 流，完成数据的输入输出，地址信号以及使能控制信号的匹配。 存储介质控制单元需要把由其它单元传送的信息转换成存储介质能识别的 接口时序。与存储介质进行数据交互。 第三章基于s t r a t i x i i g x 系列f p g a 的d d r 2 接口的f i f ot 程设计 1 5 第三章基于s t r a t i x i i g x 系列f p g a 的d d r 2 接口的 f 硬o 工程设计 3 1 系统概述 3 1 1 系统结构 系统设计要求主要包括四点：( 1 ) 实现与d d r 2i pc o r e 用户接口的对接时序； ( 2 ) 实现与逻辑的f i f o 接口；( 3 ) 最多支持将d d r 2 存储器划分为8 个独立的 存储空间，实现8 个独立的f i f o ；( 4 ) d d r 2 读写效率高于7 5 ( 即有效的数据 吞吐量达到时钟频率的1 5 倍) 。 为了达到设计要求，本设计实现了d d r 用户接口与多个f i f o 接口之间的时 序转换，基本设计框图如图3 1 所示。 d d r 2f i f o 模块主要由状态控制模块( d d r 2s t a t ec t r l ) ，地址产生模块 ( d d r 2a d d rg e n ) ，写方向数据选择控制( w rd a t as e l ) ，读方向数据选择控制 ( r dd a t as e l ) 等几个模块组成。 图3 1d d r 2h f o 接口实现框图 1 6 d d r 及d d r 2 接口的f i f o 设计 3 1 2a l t e r ad d r 2i pc o r e 简介 a l t e r a 提供了d d r 2 接口的i pc o r e ( d d r 2s d r a mc o n t r o l l e r ) ，用以实现 d d r 数据采样及内存读写状态控制。其接口时序如下图3 2 所刹1 4 】： d d rs d r a m i n t e r f a c e ： ： ： ： ： ： ： ： d c i = = 互= 圜匠亚堑蔓= 匠亚正塑 虹 d 6 恤卜卜- f t | _ _ 请卜卜卜竹 d d fa 出f 6 a d d rc o r m a n d ( 2 ) ；9 ”0 】1 j l2i 0 i 2j o l ；01 ；2 | l ；0 i d d r 怕sn _ 厂可 ! ! ：i ! 叫i ! ! ： ；! ! ；! ! ；：； d d r _ 雠n 1i 厂i n | 厂_ 1 ；厂_ ：叫：叫：叫：叫： d d l _ n 丁_ _ _ _ _ _ ；厂_ 1i 厂_ t n：l：f：i：j ：l ： ! ：叫：l 一： 6 d r6 m _ _ 一_ 1 广1 ；ad ： ：lf ： l ： 一 i ! ii ； l ju ! i i - 岫 h _ _ h _ _ 口啪 d d l d q s _ _ - - _ nl 禹f 1 1i | nf 图3 2 口c o r e 接口时序图 关于i pc o r e 的一些说明如下： 1 生成d d r 2s d r a mc o n t r o l l e ri pc o r e 时，一些参数设置如表3 1 所示： 表3 1i pc o r e 设置参数表 1 5 】 名称设置值说明 d d r 2 接口时钟频率 c l o c ks p e e d2 0 0 建议至少2 0 0 m h z ，以提高数据的吞吐量。 d a t ab u sw i d t h7 2 数据位宽，根据具体硬件确定。f c a 为7 2 b i t 是否使用专用的p l l 输出时钟采样数据，如果选 u s ed e d i c a t e dp l l f a l s e 择此项，会多使用一个p l l 。 第三章基于s t r a t i x i i g x 系列f p g a 的d d r 2 接口的f i f o 工程设计 1 7 l o c a l i n t e r f a c en a t i v e 选择使用n a t i v e 模式 o d ts e r m g5 0 0 h m 使用片内匹配电阻 m e m o r yd l le n a b l e t r u e 使用d l l 产生不同相位时钟 是否使用外部反馈时钟校准，要根据实际电路来 u s ef e e d b a c kc l o c kf a l s e 确定。一般选f a l s e u s e tc o n t r o l l e dr e f r e s hf a l s e由控制器来完成刷新操作，用户不必手动控制。 2 d d r 2i pc o r e 接口信号，如表3 2 所示： 表3 2d d r 2i pc o r e 接口信号表 位宽 有效 端口名称方向含义 ( b i t ) 电平 c l k输入l时钟 系统时钟 l 地址及命令寄存器同步时钟，默认使用 a d d r c m d c l k 输入 时钟 系统时钟。 3 输出到d d r 2 的时钟正，位宽由实际原 c l k t o s d r a m 输出时钟 理图确定，s a u 单板为3 。 3 输出到d r r 2 的时钟负，位宽由实际原 c l k t o s d r a m n 输出时钟 理图确定，s a u 单板为3 d d r 2 _ a 12 ：0 】 输出1 3d d r 2 地址位宽 d d r 2 _ b a 1 ：0 】 输出2d d r 2 列地址 d d r 2 c a s n 输出1低 d d r 2 列片选 d d r 2 c k e 输出 l d d r 2 时钟有效 d d r 2 c s n 输出1低d d r 2 片选，s a u 单板位宽为1 d d r 2 _ d m 7 ：0 】 输出8 d d r 2 数据写m a s k d d r 2 _ d q 71 ：0 】 双向 7 2 d d r 2 接口数据 d d r 2 _ d q s 8 ：0 】 双向9d d r 2 接口数据锁存 d d r 2 o d t 输出l o d t 使能信号 d d r 2 m s n 输出 1 低d d r 2 行片选 d d r 2 w e n 输出 1 低d d r 2 写有效信号 d q s _ d e l a y _ c t r l 5 ：0 】 输入6 d q s 延时控制信号 d q s u p d a t e 输入 l 控制d l l 输出d q s 的延时更新 1 8d d r 及d