数字逻辑课程设计报告-四路抢答计分器.docx

西安交通大学 数字逻辑课程设计数字逻辑课程设计四路抢答计分器学号： 08161024姓名： 张云班级： 软件81指导老师： 张琴完成日期： 2010.7.8同组者：王晓宇学号：08161019分工：王晓宇：信息处理单元 张云： 计分和倒计时数字逻辑课程设计一、 设计题目四路智能抢答计分器二、 设计目的1 初步掌握工程设计方法和组织实践的基本技能，逐步熟悉开展 科学实践的程序和方法； 2 掌握数字电路布线、调试的基本技巧； 3 掌握数字系统的分析和设计方法； 4 能够熟悉的、合理的选用集成电路器件； 5 熟悉 quartus ii 软件的使用，培养综合运用理论知识解决实际问题的能力。三、 设计内容用中、小规模集成电路设计并制作一部四路智能抢答器，先抢到的选手在30s的时间内答题，并由主持人根据答题情况给分，记录并分别显示每位选手的分数。分析：抢答器是典型的数字电路系统，是利用数字电子器件完成以下功能：1） 抢答即优先权编码；2） 倒计时即计数器的级联；3） 给分即译码并正负计数；4） 显示时间、分数即7段数码管的显示应用。因此，整个数字系统分为四个功能模块：抢答模块，倒计时模块，加分模块和显示模块。模块功能如下表所示：模块名称主要功能主要器件抢答模块给四位选手按照抢答快慢进行优先权编码，选出最先抢答的选手并锁死其他选手操作。优先权编码器74148以及四个d触发器构成延时倒计时模块当有选手抢到题目时，驱动30s倒计时器，选手在30s内回答问题。十进制正逆计数器74192加分模块由主持人根据选手答题情况给出正误结果，并对当前选手的总分进行加减。2-4译码器器74149，同步计数器74169显示模块显示四位选手的得分以及30s倒计时和当前答题选手的编号以及分数。七段管译码器7449，多路选择器74153表1 各模块的主要功能及器件四、 设计要求1 总控制开关控制抢答器和计时器是否有效；2 得分开关控制当前选手分数，回答正确加1分，错误减1分；3 倒计时限制选手答题时间，时间被限制在30s内。如果超过30s蜂鸣器响起，视为回答错误，此时只有减分端有效；4 当选手分数为0分时，只有加分端有效，即不存在负分；5 分别显示答题选手编号，答题选手得分，四位选手各自得分以及倒计时；6 设计（仿真）电路，独立进行试验，并通过调试方案；7 将电路下载至实验平台上并测试通过；8 掌握一些测试电路的基本方法，课程设计中出现一般故障，能通过“分析、观察、判断、试验、再判断”的基本方法独立解决；五、 总体框图整个系统包括控制单元、时间控制单元、信息处理单元、存储单元和显示单元五个逻辑部分。控制单元有：抢答和计时使能开关；时间控制单元有：倒计时使能驱动；信息处理单元有：抢答开关、加减分开关；存储单元有：得分加减控制端；显示单元有：倒计时显示、四位选手得分显示、最先抢答的选手编号显示、答题选手的得分显示。系统的总框图如下所示：系统总框图：图1 系统总设计框图正如图1系统框图所示，控制单元只执行两项任务：驱动计时器开始计时和驱动抢答器状态有效；信息处理单元主要接受选手抢答，并为最先抢到的选手进行编码（同时锁死抢答器），在时间使能的条件下，根据正误逻辑判断和选手编号的译码，驱动相应的存储单元部分进行加减分；存储单元主要记录每个选手的分数，并可根据加减分条件对某个选手加减分；时间控制单元主要为信息处理单元提供使能条件，保证答题的时间限制；显示单元则执行各个部分的显示功能，例如选手编号，得分和倒计时。 整个逻辑部分的关联关系如下图：逻辑关联部分：图2 各逻辑部分关联图六、 系统执行流程图图3 倒计时功能电路图七、 主要器件选择1 十进制可逆计数器74ls192 * 2；2 优先权编码器74ls148 * 2；3 译码器74ls139 * 1；4 十六进制可逆计数器74ls169 * 4；5 多路选择器74ls153 * 2；八、 主要逻辑单元的实现1 时钟控制单元(designed by 张云) 时钟控制单元的逻辑比较简单，主要是计数器的级联问题，此处采用74ls192。当load端被触发时，计数器载入预置数，其中十位为3，个位为0；当计数器个位减至0时，输出/bon端有效（表示需要借位），从而触发十位减1。 输出时间使能端计数端接显示端图4 倒计时功能电路图2 信息处理单元(designed by 王晓宇)信息处理单元是整个系统的核心，它主要控制选手的抢答并为抢到的选手编码，以及执行加减分的操作。当总控端有效，有选手按抢答器时，优先权编码器74ls148会输出其第一个被触发的输入端对应的选手编号，同时/gsn端有效。/gsn端有效的逻辑条件是至少有一个输入有效，即至少有一个选手抢答，因此可利用此输出锁死其他选手的抢答器。选手数目为4，因此只需两位二进制数即可完成编号，分别为00，01，10，11。然而，按照人们日常习惯，选手编号一般从1开始，因此此处选择两个编码器，一个只为显示选手编号使用，因此其输入从编码器的1n端开始；另一个为选手编码，其输入端从编码器的0n端开始。如下两图所示：锁抢答器图5 编码器1，为显示编码并锁死其他抢答器图6 编码器2，输出为抢到选手的编码部分信息处理单元的设计图如下：图7 信息处理单元的设计（不含加减分部分）3 存储单元(designed by 张云)存储单元由四个计数器74ls169构成，利用其updn端控制加减分操作，同时保证选手分数为0时使能逻辑无效，即不存在负分；而对于显示答题选手的分数，则由4输入2位的多路选择器74ls153，根据输入选手编码进行数据选择。 部分电路如下图： 图8 存储单元的设计存储单元的设计主要由我完成，它是一项繁琐的工作，因为要充分考虑各种使能对加减分的影响之类的细节，例如当时钟使能无效，即回答超时，此时应按照回答错误来处理，因此，当给分逻辑为加分时，计数器并不计数，只有减分时才执行；或者当选手回答错误，而他的分数已经为零分时，按规定选手的得分不得为负分，因此，此时的减分操作无效。a. 对于零分不能再减的使能逻辑为：/entn= right+score1+score2+score3+score4 *（选手使能）即为零分0000且回答错误right = 0时使能端无效，不执行减分。b. 对于计时器到时不能加分只能减分的使能逻辑：/enpn=(right+wrong) *（wrong+clock) 即必须在给出正误，且或者错误或者时钟有效的情况下才能执行使能。c. 给分时倒计时停表逻辑：倒计时使能之一为：en=rightwrong表明已经给出了正误判断，时钟停止计时，本次答题结束。d. 加减分控制： updn=right*clock即只有倒计时范围内，必须回答正确才能加分；超时或者回答错误只能减分。九、 软件仿真仿真假设：总控制端有效，1号选手抢到题目，并回答正确；理想输出：当前选手编号为1，回答后分数为1，其余选手分数为0，倒计时由30s开始。仿真波形图如下，符合预期的波形结果！图8 仿真波形图十、 实例演示下图的情景是四位选手得分为1 3 2 5，下一道题3号抢到，左边两个显示屏显示其号码和分数，在其回答正确后分数加1，四位选手分数变为1 3 3 5，如图：图8 实例演示图十一、 感想与致谢经过了几天的修改和