浅谈基于FPGA的电路设计

1、，基于FPGA的电路设计报告：吴爱平2005/11/13，参考资料，VHDL电路设计技术国防工业出版社CPLD系统设计技术入门和应用电子工业出版社基于FPGA的嵌入式系统设计书展出版Altera FPGA/CPLD设计(基础篇)EDA先锋工作室网站：PLD. WWW。EDACN.NET基于WWW FPGA的电路设计，FPGA概述设计过程注意事项，温暖的提示，如果您计划成为5年高手，两到三年就可以完成。如果你计划成为一年高手，你五年都达不到。梁朝信，报告结束了，请接受批评！FPGA概述、可节目设备开发过程和当前状态内部结构和实现原则开发平台硬件开发语言、可节目逻辑设备开发过程、70年

2、代、80年代、90年代、PROM和PLA设备、增强的PLA设备、GAL设备、FPGA设备、FPGA设备PLD开发ALTERA部件简介早期部件：flex 10k lc84 TC 144 BC 356 flex 10ka TC 100 BC 356 acex 10 1k 30 1k 50 max 7000 EPM 7128主流部件：max ii EPM 240 570 1270 cyclone ep1 C3 4 6 12 200，400 virtex ii xc2v 40，80，250下一代部件：spartan 3e xc3s 60 sx 4 vs x25，35，55 FX 4v FX 12，la

3、ttice公司部件简介，现有部件：ISP 1000/2000/256v ispmach 4032b、64b、128b、256b ispmach 4032z、64z、128z、256z lattice EC/ECP ec1、ec3、ec6/ECP 6 all蓝色：逻辑阵列块红色：连接资源黄色：输入输出块、内部结构和实现原理、基于产品项的祖怀表(Look-Up-Table)、基于乘积项的主要开发平台、Altera的MAX PLUS II QUARTUS IIABEL语言在早期可编程逻辑设备(PLD)设计中发展，ABEL-HDL广泛用于各种可编程逻辑设备的逻辑功能设计。EDA软件，包括GAL、Lat

4、ticeispEXPERT、Xilinx上的FOUNDATION和web包。从长远来看，ABEL-HDL继续存在于较小的范围内。AHDL，ALTERA发明的HDL的特点是非常容易学习，学过高级语言课的人可以在几周等短时间内掌握AHDL。缺点：可移植性不好，通常仅用于ALTERA自行开发的系统。Verilog，Verilog HDL是基于最常用的C语言开发的说明语言。1990年，CADENCE正式宣布Verilog HDL，并成立了LVI组织，将Verilog HDL推广到IEEE标准，即IEEE标准1364-1995。特性：1，语法自由2，国内资料相对较少3，IC设计中90%为4，使用EDA工

5、具进行逻辑综合和最优化，VHDL，全名：very-high-speed integrated circle 1987年底，VHDLIEEE-1076和IEEE标准版本1076-1993牙齿。特性：1，初始开发，严格语法2，可以使用EDA工具进行逻辑合成和优化3，VHDL丰富的模拟语句和库功能，开发设计，软件设计下载板(线)制作硬件设计用户板制作，软件设计过程，设计输入，逻辑合成，布局布线STEP1: STEP6:开始编译STEP10:程式设计下载/配置；VHDL文字输入设计程序；设定STEP1工作程式库资料夹；建立新资料夹做为完整加法器设计的工作程式库；储存Step2输入剪辑和VHDL来源档案

6、；新设计档案；使用文字输入方法设计；开启文本编辑器，Step4将当前设计设置为项目。首先单击此处，然后选择牙齿条目以将当前原理图设计文件设置为项目，最后查看牙齿路径指向的更改。牙齿路径指向当前项目！首先在此，选择部件系列窗口，选择ACEX1K系列，根据实验板的目标设备型号选择(例如选择EP1K30)，首先删除此处的复选标记，以便显示所有速度级别的部件，选择Step5目标设备，选择编译器，编译窗口，编译Step6并更正错误，以及建议首先选择牙齿项，为模拟测试创建新文件，Step7创建波形文件，选择波形编辑器文件，从SNF文件输入设计文件的信号节点，单击“列表”，SNF文件的信号节点，使用牙齿键从

7、左侧窗格中选择所需信号，进入右侧窗格，然后单击“确定”65微秒。使用牙齿键将模拟区域坐标更改为相应的位置。，单击1，关闭黑色的水平设置为高电平，首先单击B，黑色点，首先单击此处弹出时钟周期设置窗口，将输入信号B的周期设置为800ns，将输入信号A的周期设置为2us，模拟波形档案内存！选择仿真器，运行仿真器，Step8定时模拟，mux21a模拟波形，选择锁定选项，锁定窗口，Step9锁定和重新编译，在此输入信号名称，在此输入锁定名称，按“添加”后，请注意锁定属性错误插针，重新编译一次，重新编译、下载配置模式、下载主板电路图表、下载主板电路图表、用户主板制作、可选配置模式FPGA筹码库制作FPGA外围电路制作、设计注意事项、软件设计硬件设计、软件设计注意事项、合理的计划设计实体过程中选择敏感信号latch双向电路使用预防输出控制更多RTL门级电子硬件设计注意事项，选择下载配置方法供电电压VCCI