2.9 组合逻辑电路ppt课件

1、2.9 组合逻辑电路,目 录,2,组合逻辑电路,一个逻辑电路，它在任一时刻的输出状态只与当时的输入状态有关，而与电路之前的状态无关。,组合电路,3,目 录,4,加法器,算术运算电路是许多数字设备的核心部件，算术运算主要有加、减、乘、除4种模式，其中以加法器为最基本的算术运算，其他几种运算都可以用加法器来实现。,5,加法器,1,1,4,1,1,3,0,1,1,0,1,0,在实际情况中，十进制半加是不存在的，也是不正确的； 二进制半加也只是全加的一个基本运算，二进制半加只适合于最低位相加。,6,加法器半加器,只考虑2个加数A和B，不考虑低位进位输入。,Carry： 进位,Sum： 求和,低位向本位

2、的进位,Ci = AB,7,加法器半加器,逻辑电路图与图形符号,只考虑2个加数A和B，不考虑低位进位输入。,Ci = AB,8,加法器全加器,在半加器的基础上，不仅要考虑两数相加，还要考虑低位向本位的进位。,A,B,+,C,S,C,i-1,i,9,半加器电路组成原理,A,B, A, B,A,B,C = AB,半加器逻辑电路, 按照其逻辑表达式画出相应 的逻辑电路,缺点： 1、使用了3类芯片，结构复杂，不利于器 件的采购和电路的制作； 2、从工程的角度来看，这个方案很不经 济，需要进行一体化设计。,半加器电路组成原理,A,B, A, B,A,B,C = AB,半加器逻辑电路, 用同一类型的门电路

3、来构成 半加器的逻辑电路, 对一个变量连续取反两次，则 相当于还原变量，即A = A,= AB,A,B, AB,C= AB,半加器电路组成原理,A,B, A, B,A,B,C = AB,半加器逻辑电路, 用同一类型的门电路来构成 半加器的逻辑电路,= AB,由摩根定理 A + B = A B 可以推出：, A, B,A,B,半加器电路组成原理,半加器逻辑电路, 用同一类型的门电路来构成 半加器的逻辑电路,= AB,用7个二输入与非门即可组成一个半加器,缺点：“输入变量”过多，除了输入变量A 与B之外， 还有两个输入变量A与B。 问题提出：如果只有输入变量A与B，电路是 否更加简单？ 解决办法：

4、 因为AB+AB是最小项，唯有采取 “配项消项法”。,半加器电路组成原理,半加器逻辑电路, 采用“配项消项法”减少输 入变量,= AB, S= AB + AB = AB + AA + AB +BB = A(A+B) + B(A+B) = AAB + BAB = AABBAB,半加器电路组成原理,半加器逻辑电路, 采用“配项消项法”减少输 入变量,= AB, AB,B,A,C= AB,用5个二输入与非门即可组成一个半加器,半加器电路组成原理,全加器电路组成原理,Ci-1,全加器逻辑电路图,用“2个半加器 + 1个或门”组成一个全加器,S1,Co,Ci,全加器电路组成原理,经过两次取反还原了, A

5、B, SoCi,Co,简化后的全加器逻辑电路,全加器电路组成原理,尽管通过化简之后得到了一个方案更加优化的全加器逻辑电路，但还需要进一步工程化才能用于制作PCB电路板，比如，器件的选型、电路的布局、PCB的绘制与制作以及实验方案的设计。 9个与非门即可组成一个全加器，可使用3片二输入四与非门74HC00来实现：,3个多余的与非门：为了提高电路的抗干扰性能，进行接地处理,目 录,20,Secret,地址译码器,译码器是计算机最常用的逻辑部件之一。它是一个多输入、多输出的组合逻辑电路，作用是对输入代码进行“翻译”，使传输通道中相应的一路或多路有信号输出。,0,1,0,0,1,1,1,1,输入,译码

6、,输出,21,地址译码器,在半导体存储器中存储的数据以“字”为单位。假设有N个字，为了寻找这些字，必须给每个“字”一个唯一的编码，这个编码称为地址，故有N个地址。,储物柜编号(“地址”),22,地址译码器,CPU向存储器输入一个二进制地址，地址译码器就要给出一个唯一的选通信号找到相应的字，因此地址译码器有N个选通信号输出。,23,1-2线译码器,A,D0 = A,D1 = A,由于1个输入变量A仅有1种不同的状态，因而可以译出2个输出信号D0、D1，故该图为1线输入、2线输出译码器，简称1线-2线译码器。,进一步推广将得出如下结论：2线输入可译码为4位输出，如74HC139；3线输入可译码为8

7、位输出，如74HC138；4线输入可译码为16位输出，如74HC154。,下面以74HC138为例重点介绍译码器的原理,38线译码器74HC138,74HC138将3位二进制码转换为8位输出信号，这8位输出信号相对于输入的3位二进制码的8种编码始终只有1位输出有效(低电平有效)。,逻辑电路图,图形符号,25,38线译码器74HC138,74HC138将3位二进制码转换为8位输出信号，这8位输出信号相对于输入的3位二进制码的8种编码始终只有1位输出有效(低电平有效)。,使能控制端，Ye= E3。可以用于译码器扩展。,数据输入端，Ye输出1时，G7G14打开，Y0Y7正常输出。,数据输出端，低电平

8、有效。,26,38线译码器74HC138,逻辑表达式,27,38线译码器74HC138,逻辑表达式,Ye=E1E2E3。,0,0,1,28,38线译码器74HC138,逻辑表达式,当Ye=1时，输出与非门G7-G14被打开。,29,38线译码器74HC138,1,0,1,0,0,0,1,0,0,0,1,C,E3,E2,E1,输入,1,1,0,0,1,1,0,0,1,1,0,0,1,1,0,0,0,1,0,0,0,1,0,0,1,1,1,0,0,0,0,1,1,0,1,1,1,1,Y1,Y0,A,B,1,1,0,0,1,1,0,1,1,1,1,1,1,1,1,0,1,1,1,1,1,1,0,1,

9、1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,Y6,Y5,Y4,Y3,Y2,1,1,0,1,1,0,1,1,1,1,1,1,1,1,1,1,0,1,1,1,1,1,1,0,1,1,1,1,1,0,1,1,1,1,1,Y7,输出,1,1,0,1,1,1,输出禁能,无选通信号输出,输出使能,选通Y0通道,30,目 录,31,译码实验,1,2,3,连接顺序：,32,全为高电平，禁止工作状态,只有一个为低电平 0，其余7个输出引脚全为高电平1,如果出现两个输出引脚同时为0的情况，则说明该芯片已经损坏。,译码实验,33, 关键知识点,译码器的特点,只有当“片选”输入端E1、E2、E3分别为0