Verilog HDL数字集成电路设计原理与应用（第三版）课件全套 汤华莲 第1-8章 Verilog HDL数字集成电路- System Verilog设计与验证

1.1数字集成电路的发展和设计方法的演变

1.2硬件描述语言

1.3功能模块的可重用性与IP核

1.4VerilogHDL的发展和国际标准

1.5VerilogHDL在数字集成电路设计中的优点

1.6VerilogHDL在数字集成电路设计流程中的作用1.1数字集成电路的发展和设计方法的演变从20世纪60年代开始，随着数字集成电路的工艺、制造和设计技术的飞速发展，数字集成电路从最早的真空管和电子管电路，发展到以硅基半导体为主的集成电路。集成电路的规模从开始的仅几十个逻辑门的小规模集成电路发展到单芯片数达千万个逻辑门的极大规模集成电路，单芯片上可以集成几百亿只晶体管(见图1.1-1)。数字集成电路设计单元从起初的分立元件发展到IP复用；系统级别由早期的印制板系统发展到当下最为流行的片上系统；采用的7 nm和5 nm工艺技术已成熟，并迅速向更小尺寸的产品方向发展；功能方面也从开始的简单布尔逻辑运算发展到可以每秒处理数十亿次计算的复杂运算。因此，数字集成电路在计算机、通信、图像等领域得到了广泛应用。数字集成电路工艺制造水平的提高和芯片规模的扩大，使芯片的设计方法和设计技术发生了很大的变化，如图1.1-2所示。早期的数字系统大多采用搭积木式的原理图设计方法，通过一些固定功能的器件加上一定的外围电路构成模块，再由这些模块进一步形成功能电路。这种设计方法的灵活性差，只适合于中小规模的集成电路，当电路和模块的规模增大时，设计效率会降低。集成电路的发展可分为三个主要阶段。20世纪70年代为第一次变革时期，是以加工制造为主导的IC产业发展的初级阶段，主流产品是简单微处理器、存储器以及标准通用逻辑电路。这一时期，IC整合元件厂在IC市场中充当主要角色，设计部门只作为附属部门而存在。芯片设计和半导体工艺密切相关，设计主要以人工为主，计算机辅助设计系统仅作为数据处理和图形编程之用。20世纪80年代为第二次变革时期，是标准工艺加工线公司与IC设计公司共同发展的阶段，主流产品是MPU、微控制器及专用IC。这时，Foundry和IC设计公司相结合的方式开始成为集成电路产业发展的新模式。这一时期，IC产业开始进入以客户为导向的阶段。首先，标准化功能的IC已难以满足整机客户对系统成本、可靠性等的要求；其次，由于小尺寸加工技术的进步，软件的硬件化已成为可能，超大规模集成电路开始成为主流芯片；再次，随着电子设计自动化工具软件的发展，采用了元件库、工艺模拟参数及其仿真概念等方法，芯片设计开始进入以计算机为主的抽象化软件阶段，设计过程可以独立于生产工艺而存在。无生产线的IC设计公司和设计部门纷纷建立起来并得到迅速的发展，同时以制造为主的Foundry工厂也迅速发展起来。1987年，全球第一个Foundry工厂—台湾积体电路公司成立，它的创始人张忠谋被誉为“晶芯片加工之父”。20世纪90年代为第三次变革时期，IC产业的“四业”(设计业、制造业、封装业、测试业)开始分离，功能强大的通用型中央处理器和信号处理器成为产业新的增长点。在这个阶段，芯片厂商认识到，越来越庞大的集成电路产业体系并不利于整个IC产业的发展，“分”才能精，“整合”才能成优势。于是，IC产业结构向高度专业化转化成为一种趋势，开始形成设计业、制造业、封装业、测试业独立成行的局面，全球IC产业的发展越来越显示出这种结构的优势。进入21世纪，IC产业的发展速度更是惊人；基于市场和社会发展的需要，数字集成电路正向多元化方向发展。在芯片的市场需求方面，移动通信、多媒体技术等应用的迅速发展，使具有特定功能的差异化专用芯片取代通用型芯片，逐渐成为数字IC的主要增长点。在技术方面，出现了新的发展方向。首先，CMOS模拟技术的发展使得数/模混合单芯片集成技术迅速发展，在设计和成本方面表现出了巨大优势；其次，应用需求使得存储器在ULSI芯片中的作用越来越明显，高密度存储器及其SoC成为设计的热点；再次，单芯片规模的扩大使得单纯依靠提升频率的发展路线出现技术瓶颈，大规模多内核处理器结构成为通用型芯片和SoC芯片的主流设计方式。在设计方法方面，功能复用IP的设计方式成为IC设计和商业化的一种主要方式，极大提高了ULSI芯片的设计效率和可扩展性。随着集成电路规模的迅速扩大和复杂度的不断提高，芯片设计和制造成本不断增加，设计、测试和制造工艺中的环节也随之增多，相应的设计过程变得越来越复杂，因此，设计者希望通过某种手段提高数字集成电路设计、验证的效率和可靠性。数字集成电路单元从起初的分立元件到单元，然后到寄存器传输级，再到IP复用技术；系统级别由原先的印制板系统到当下最为流行的SoC片上系统。由图1.1-1可以看出，数字集成电路技术的发展速度基本符合摩尔定律，芯片上晶体管的集成数目以每三年翻两番的速度在增长。超大规模集成电路的发展给设计者和开发者提出了一系列问题，如高层次综合、数/模混合电路描述、仿真验证与形式验证等自动验证手段、数字电路的超深亚微米效应以及设计重用等。这些问题给EDA技术的发展提出了一系列新的课题。为了从更高的抽象层次开展设计工作，增强元件模型的可重用性，提高硬件描述设计效率，采用硬件描述语言进行数字集成电路设计因此被提了出来。如何自动化、高效率地进行数字电路的设计，是HDL产生的出发点，也是其进一步完善和发展的目标。1.2硬件描述语言C、FORTRAN、Pascal等程序化设计语言极大地提高了计算机软件程序设计的效率和可靠性。因此，在硬件设计领域，设计人员也希望采用程序化设计语言来进行硬件电路的设计。为此，产生了硬件描述语言HDL。HDL是一种高级程序设计语言，通过对数字电路和系统进行语言描述，可以对数字集成电路进行设计和验证。利用HDL，数字集成电路设计工程师可以根据电路结构的特点，采用层次化的设计结构，将抽象的逻辑功能用电路的方式进行实现。为了提高HDL对数字电路设计、综合和仿真的能力，Mentor、Cadence、Synopsys等公司提供了功能强大的EDA工具，可以将HDL程序综合成为网表，通过自动布局布线工具把网表转换为具体电路布线结构，用以实现专用集成电路和现场可编程门阵列。HDL发展至今，产生了很多种对于数字集成电路的描述性设计语言，并成功地应用于设计的各个阶段(建模、仿真、验证和综合等)。20世纪80年代至今，已出现了上百种硬件描述语言，它们对设计自动化起到了极大的促进和推动作用，主要有GatewayDesignAutomation公司提出的VerilogHDL、美国国防部高级研究计划局(DARPA)设计的VHDL、美国国防部RPASSP计划提出的基于面向对象的OOVHDL、美国杜克大学的DEVHDL和电气电子工程师学会支持的VITAL等。目前，最为常用的硬件描述语言有两种，分别是VerilogHDL和VHDL。其中，VHSIC是VeryHighSpeedIntegratedCircuit的缩写，故VHDL准确的中文译名应为超高速集成电路硬件描述语言。VerilogHDL和VHDL都是完备的HDL设计和验证语言，具有完整的设计方法和设计规范。它们可以设计和验证超大规模数字集成电路，并且分别在1995年和1987年被采纳为IEEE国际标准。选用哪种语言进行数字集成电路开发，主要取决于设计单位的基础、计划采用的设计方案和EDA工具。这两种HDL具有较多的共同点：(1)能形式化地抽象表示电路的行为和结构；(2)支持逻辑设计中层次与范围的描述；(3)可借用高级语言的精巧结构来简化电路行为的描述，具有电路仿真与验证机制，以保证设计的正确性；(4)支持电路描述由高层到低层的综合转换；(5)硬件描述与实现工艺无关(有关工艺参数可通过语言提供的属性包括进去)；(6)便于文档管理；(7)易于理解和设计重用。作为两种不同的标准化HDL，VerilogHDL和VHDL在设计方法和设计范围方面也有一些各自的特点：(1)在设计方法方面，VHDL语法结构紧凑、灵活性差、设计规则烦琐，初学者需要用较长时间掌握它。由于语法规则严谨性高，VHDL的可综合性和代码一致性很强，适用于规模较大的数字集成电路系统设计。而VerilogHDL的语法结构和设计方法灵活，初学者掌握语言的难度较小，设计也较容易进行综合和验证；但是，由于所设计代码风格的多样性，当数字电路规模较大时，代码的管理和系统设计难度较大。当然，作为经验丰富的数字电路设计工程师，采用何种语言进行设计的关键在于对语言和电路的掌握能力和对设计规范的理解程度。为了发挥两种语言在设计方面各自的优势，EDA工具厂商提供了VerilogHDL和VHDL的混合设计、验证和综合方法。因此，设计人员只需掌握其中一种HDL即可。(2)在设计范围方面，VerilogHDL和VHDL有一个显著的区别：VerilogHDL可以描述系统级、算法级、寄存器传输级、门级和开关级电路，VHDL则不具备开关级电路描述能力。在FPGA和CPLD等用户可配置数字电路的设计中，由于最小可配置电路是门级电路，没有开关级可配置电路，因此两种语言的设计能力相当。但是在专用数字集成电路设计和开关级描述方面，VerilogHDL的设计范围比VHDL略大一些。图1.2-1是VerilogHDL和VHDL在电路建模能力方面的比较。随着数字集成电路工艺和设计方法的快速发展，这两种语言也在不断丰富和改进，以满足更大、更高速、更复杂的数字集成电路系统设计的要求。1.3功能模块的可重用性与IP核HDL的标准化极大地扩展了VerilogHDL和VHDL的使用范围，并增强了其通用性。目前绝大多数的数字集成电路和FPGA的开发都采用了HDL。这使得VerilogHDL和VHDL的功能模块积累得越来越多，同时也极大地提高了功能模块的可重用性。由于模块的可重用性对于硬件电路开发效率的提高至关重要，因此业界提出了数字集成电路的软核(SoftCore)、固核(FirmCore)和硬核(HardCore)的概念。软核一般是指经过功能验证、5000门以上的可综合VerilogHDL或VHDL模型。软核通常与设计方法和电路所采用的工艺无关，具有很强的可综合性和可重用性。由软核构成的器件称为虚拟器件，通过EDA综合工具可以把它与其他数字逻辑电路结合起来，构成新的功能电路。软核的可重用性大大缩短了设计周期，提高了复杂电路的设计能力。固核通常是指在FPGA器件上，经过综合验证、大于5000门的电路网表文件。硬核通常是指在ASIC器件上，经过验证、正确的、大于5000门的电路结构版图掩膜。软核、固核和硬核是目前数字集成电路功能单元模块在不同层级使用的三种形式。由于软核采用可读性较高的可综合HDL实现，因此其可维护性和可重用性高，使用也更加灵活和便捷。固核和硬核是针对不同芯片平台的功能单元，性能稳定，不易修改。商用软核通常都有针对不同芯片和工艺而定制的硬核和固核，可以从不同层次提高数字电路功能模块的可重用性。目前，国际设计领域正试图通过建立相应的标准化组织，推广和规范软核的使用方式，如虚拟接口联盟(VirtualSocketInterfaceAlliance)希望通过接口的标准化来提高HDL设计模块的可重用性。软核、固核和硬核的产生和推广，为集成电路的设计和开发提供了一种新的商业模式。现在，超大规模的ASIC和FPGA设计更多采用的是不同公司功能模块的组合，通过开发特定功能的部件电路，形成具有特定功能的芯片和系统。相应的内核成为各个公司重要的资产，并拥有特殊的知识产权。IP核是具有知识产权核的集成电路芯核的总称，是经过反复验证的、具有特定功能的宏模块，且该模块与芯片制造工艺无关，可以移植到不同的半导体工艺中。到了SoC阶段，向用户提供IP核服务已经成为可编程逻辑器件提供商的重要任务。在SoC芯片的设计生产过程中，芯片的生产厂家只需根据设计需要购入相应功能的IP核，再将这些IP核按照设计要求进行组合，即可完成所需特定功能的设计，如图1.3-1所示。这样可以大大减少设计人力的投入并降低风险，缩短设计周期，确保产品质量。对于可编程提供商来说，能够提供的IP核越丰富，用户的设计就会越方便，其市场占有率就越高。现在，IP核已经成为系统设计的基本单元，并作为独立设计成果被交换、转让和销售。目前，全球最大的IP核设计公司是英国的ARM公司。通过IP核的市场推广，不同性能的ARM被广泛用于通信、计算机、媒体控制器、工业芯片中，极大地提高了设计的效率。这种商业模式为数字集成电路的发展作出了重要贡献。1.4VerilogHDL的发展和国际标准VerilogHDL是一种常用的硬件描述语言，可以从系统级、电路级、门级到开关级等抽象层次进行数字电路系统的建模、设计和验证工作。利用该语言可以设计出简单的门级电路，甚至功能完整的数字电路系统。从设计之初到目前的广泛应用，VerilogHDL经过40多年的发展，其功能也由最初的数字集成电路设计发展到数字和模拟电路设计(见图1.4-1)，它已经成为数字电路和数字集成电路中使用最为广泛的设计语言。VerilogHDL最初是由GatewayDesignAutomation(GDA)公司于1983年为其模拟器产品开发的硬件建模语言。作为一种便于使用的专用设计语言，VerilogHDL被广泛用于模拟器和仿真器中，并逐渐为众多设计者所接受。在随后的几年，VerilogHDL开始在数字电路设计领域广泛使用。1987年，Synopsys公司开始使用VerilogHDL作为综合工具的输入，为在数字集成电路上的应用提供了EDA综合工具，提高了电路描述性设计方式的效率。1989年，Cadence公司收购了GDA公司，VerilogHDL成为Cadence公司的专有设计语言。为了在更大范围内推广和使用VerilogHDL，1990年Cadence公司决定公开VerilogHDL，于是成立了OVI(OpenVerilogInternational)组织，负责促进VerilogHDL的发展。1993年，几乎所有的ASIC厂商都开始支持VerilogHDL，并且认为VerilogHDL-XL是最好的仿真器。同时，OVI组织推出VerilogHDL2.0规范，IEEE接受了将其作为IEEE标准的提案。自此，VerilogHDL正式成为数字集成电路设计语言的标准(见表1.4-1)。1995年年底，IEEE制定了第一个VerilogHDL标准VerilogIEEE1364-1995。在此基础上，于2001年又增加了部分功能，并制定了较为完善的标准VerilogIEEE1364-2001。目前在数字集成电路方面主要采用的就是这两个标准所规定的程序语法和设计规范。在模拟电路设计方面，基于IEEE1364VerilogHDL规范，提出了模拟电路行业的标准建模语言Verilog-A，以提高模拟集成电路的程序化设计能力。

在系统级设计方面，传统的设计方法采用C语言等高级软件语言进行数学模型的建立和分析，通过定点化设计，将数学模型转变成电路模型，最后采用HDL进行电路设计。这种方法的缺点是，数学模型的建立和电路设计是独立的，从而导致设计周期长、需要的人员和软件多，且存在重复性的工作等问题。研究和开发人员希望能将数学模型直接用于数字集成电路的设计，以提高集成电路的设计效率，这就给EDA工具厂商提出了新的要求。为了满足这一要求，2005年诞生了SystemVerilogIEEE1800-2005标准。该标准建立在VerilogHDL的基础上，在系统层次上增强了模型建立和验证的功能，是VerilogIEEE1364—2001标准的扩展，向下兼容VerilogIEEE1364-2001，成为新一代硬件设计和验证的语言。关于SystemVerilog语言将在第8章介绍。1.5VerilogHDL在数字集成电路设计中的优点在数字集成电路出现的最初几十年中，数字逻辑电路和系统的设计规模较小，复杂度也低。ASIC、FPGA和CPLD的设计工作采用厂家提供的专用电路图工具，通过连接线将定制电路单元进行互连实现。而随着电路规模的增加，设计人员通常要花费很多的时间做大量重复的手工布线工作，同时为了达到设计目标，对于大量定制单元电路还要求分厂也要熟悉。这种低效率的设计方式持续了很长时间。VerilogHDL和EDA工具的出现和发展，使得高效率的描述性语言和强大的仿真综合工具得以运用，设计人员则可以将注意力集中于系统、算法和电路结构上，极大地提高了设计输入和验证的效率。作为最广泛采用的HDL，VerilogHDL在硬件描述方面的效率高、灵活性强。图1.5-1中的(a)和(b)分别是4位和32位总线与逻辑的原理图设计和VerilogHDL描述方式的对比。图1.5-2中的(a)、(b)分别是长度为4位和8位移位寄存器的原理图设计与VerilogHDL描述方式的对比。图1.5-1和图1.5-2分别是典型的组合逻辑电路和时序逻辑电路。从这两个例子可以看到，VerilogHDL在设计方面有两个突出的能力。第一，可以用较少的语句描述较为复杂的电路。图1.5-1和图1.5-2中采用一条有效语句即实现了电路设计。第二，VerilogHDL具有极为灵活的可扩展特性。图1.5-1中，VerilogHDL仅需修改总线的位宽，即可将4位总线与逻辑转变为32位总线与逻辑。图1.5-2中仅需改变移位信号的长度，就可以实现不同长度移位寄存器的设计。通过这两个例子可以看到，VerilogHDL极大地提高了原理图设计的效率，同时提高了设计的灵活性和电路设计管理的有效性。在功能设计方面，VerilogHDL采用描述性建模方式，通过行为描述、数据流描述和结构性描述等方式，对电路、输入信号激励和响应监控方式进行设计；同时，提供编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。VerilogHDL定义了完善的语法规则，对每个语法结构都定义了清晰的模拟、仿真语义。它从C语言中继承了多种操作符和结构，具有较强的扩展建模能力。VerilogHDL的核心子集相对紧凑，可以满足大多数建模应用的要求，容易学习和掌握。当然，应用于数字集成电路设计得较为完整的VerilogHDL还有很多的语法规则和使用方式，需要进一步学习。本书主要针对VerilogHDL基本语法规则和数字集成电路设计进行介绍，更为专业和细致的内容需要参照相关的国际标准和EDA工具的功能说明，以应对越来越复杂的数字集成电路芯片设计和验证工作。1.6VerilogHDL在数字集成电路设计流程中的作用图1.6-1为一般的数字集成电路设计流程。作为一种标准化的硬件电路设计语言，VerilogHDL在设计和验证中起着重要作用。数字集成电路和FPGA设计过程主要分为以下四个阶段：第一阶段是系统设计阶段，包括总体方案和系统建模两个主要过程。总体方案是对系统进行结构规划、功能分割并进行互连模型系统级规划。系统建模是对总体方案的细化，将总体方案划分为具体的功能模块，并对互连总线等进行较为详细的设计。第二阶段是数字电路设计和代码编写阶段，即RTL代码编写阶段。在这个阶段，设计人员将系统设计的功能模块进行具体的电路设计，并形成可以测试的功能代码。第三阶段是电路验证阶段，主要包括对硬件描述语言程序代码的功能验证和经过EDA综合工具后的时序验证两个部分。VerilogHDL程序可以对代码的功能进行基本逻辑的初步验证。VerilogHDL也可以对程序综合后生成的电路进行时序验证，电路的网表也可以用VerilogHDL程序形式表示。第四阶段是集成电路的后端设计阶段，主要通过EDA工具进行物理综合、布局布线、物理验证、原型建立和测试，并最终交付工艺实现。在集成电路的设计流程中，以VerilogHDL为代表的HDL发挥了很大作用。在第一、二阶段的电路设计过程中，VerilogHDL主要进行系统级和电路级的设计和验证；在第三、四阶段，对于不同阶段的综合网表和物理电路，VerilogHDL也被用于电路的验证工作。因此，VerilogHDL可用于复杂数字逻辑电路和系统的总体仿真、子系统仿真和具体电路综合等各个设计阶段，在设计流程中具有重要的作用。第2章S7-200系列PLC硬件

及编程资源

2.1S7-200系列PLC及升级版

S7-200PLC设计紧凑，使用方便、应用灵活、性价比高，具有良好的可扩展性及强大的指令集，能够比较完美地满足多种场合中的检测、监测及小规模控制系统的需求，可以作为独立的控制器模块广泛应用在各类自动控制及集散化控制系统中。

S7-200SMARTPLC是西门子公司推出的S7-200PLC的升级产品，其指令系统与S7-200PLC基本相同，但其编程资源和功能大大增加，集成了强大的以太网功能，可以覆盖所有与自动检测、自动控制有关的工业及民用领域。

S7-1200PLC是S7-200的新一代升级产品，涵盖了S7-200的原有功能并增加了许多特殊功能，可以提供多种智能模块，具有非常强大的通信功能，可以满足比较复杂及更广泛控制领域的应用。

2.2硬件系统配置

2.2.1.硬件系统

1.主要包括：

CPU主机

扩展模块、功能模块

相关设备以及编程工具。

S7-200PLC系统组成图2.S7-200主要性能特点

1）用户可以在程序中立即读写I/O点，而不受PLC循环扫描工作方式的影响。

2）S7-200具有集成的高速计数功能，能够对外部高速事件计数而不会影响S7-200的性能。这些高速

3）对数字量输入加滤波器。

4）对模拟量输入加滤波器，滤波值是多个模拟量输入采样值的平均值。

5）设置掉电保护存储区等。

2.2.2.S7-200CPU模块和技术指标1．CPU模块结构S7-200的CPU包括一个中央处理器、RAM、EEPROM、集成电源和输入/输出（I/O）点等，它们被封装在一个紧凑的外壳内,如下图：S7-200CN系列CPU实物图片

CPU负责执行程序；输入点用于从现场设备中采集信号；输出点则负责输出控制信号，用于驱动外部负载；有RUN和STOP两种工作模式；可由模式选择开关选择。当模式选择开关处于STOP位置时，不执行程序但可以对其编写程序；当开关处于RUN位置时，PLC处于运行状态；当开关处于TERM监控状态时，可以运行程序也可以进行读/写操作。扩展端口：用于连接扩展模块，实现I/O扩展。

2．模块功能

CPU221、CPU222、CPU224、CPU224XP和CPU226五种不同结构配制的CPU单元。例如，CPU224CNPLC集成了14输入/10输出数字量I/O点；16KB程序和数据存储空间间；6个独立的30kHz高速计数器、2路独立的20kHz高速脉冲输出；具有实现PID运算控制功能，构成闭环控制系统；

1个RS485通信编程口，具有PPI通讯协议、MPI通讯协议和自由方式通讯功能。

CPU224CNPLC具有较强的控制功能。

CPU224CNPLC可以连接7个扩展模块，最大扩展为168路数字量I/O点或35路模拟量I/O端口，CPU224CNPLC是具有较强控制能力的控制器。

3.S7-200CPU技术指标以CPU224XP为例：用户程序长度运行模式下：12288字节数据存储区：10240字节掉电保护时间：100小时本机I/O数字量（点）：14入/10出模拟量：2入/1出扩展模块数量：7个模块高速计数器单相：4路30kHz2路200kHz2.2.3数字量输入输出（I/O）扩展模块

数字量扩展模块：S7-200PLC提供了多种类型的数字量扩展模块，用户可选用8点、16点和32点的数字量输入/输出模块。如：数字量输入/输出模块EM223。

CPU扩展模块2.2.4模拟量输入输出（I/O）扩展模块

模拟量扩展模块：4路模拟量输入EM2312路模拟量输出EM2324路输入、1路输出EM235

如：EM235模拟量输入、输出模块可以实现4路模拟量输入/1路模拟量输出，输入模拟量量程档位多，方便用户选择，适合在一般单闭环控制系统中使用。

2.2.5热电偶、热电阻输入扩展模块

热电阻扩展模块：

EM231热电阻输入扩展模块提供了与多种热电阻的连接口，通过DIP开关来选择热电阻的类型、接线方式、测量单位和开路故障的方向可以实现2路热电阻输入。热电偶扩展模块：如EM231热电偶模块直接以热电偶输出的电势作为输入信号，进行A/D转换后输入给PLC，可用于J、K、E、N、S和R型热电偶；2.2.6网络通信及其他模块1）网络通信模块有EM277PROFIBUS-DP从站通信模块、工业以太网通信模块243-1、调制解调器模块EM241（通过模拟电话线实现远距离通信）等。2）位置控制模块EM253用于S7-200PLC定位控制系统，它能够产生脉冲序列，实现对电动机速度及位置的开环控制。3）称重模块SIWAREXMS可以实现多用途电子称重，如轨道衡、吊称及力矩的测量。4）S7-200文本显示器TD产品包括TD200、TD400C，使用方便，具有良好的信息交互功能。5）S7-200系统有多种触摸屏，以实现更为完善的人机界面，如TP070、TP170A等。2.3I/O编址及外部端口接线2.3.1模块I/O端口编址

CPU必须通过编程实现从输入端口获取外部设备信息、从输出端口对外部设备的控制功能。CPU是通过系统分配给各端口相应的编址来访问输入输出端口的。I/O端口按类型分为：（1）数字量输入端口

CPU分配给数字量输入端口地址以字节（8位）为单位，一个字节八个数字量输入点，起始地址为I0.0（输入端口0字节第0位）。（2）数字量输出端口

CPU分配给数字量输出端口地址以字节（8位）为单位，一个字节八个数字量输出点，起始地址为Q0.0（输出端口0字节第0位）。（3）模拟量输入输出端口

CPU分配给模拟量输入端口地址以字（16位）为单位，一个字一个模拟量输入端口，起始地址为AIW0。

CPU分配给模拟量输出端口地址以双字（32位）为单位，一个双字一个模拟量输出端口，起始地址为AQW0。

（4）扩展模块编址

CPU分配给CPU22x系列的每种主机所提供的本机I/O点的I/O地址是固定的，在进行I/O扩展时，可以在CPU右边连接多个扩展模块，每个扩展模块的组态地址编号取决于各模块的类型和该模块在I/O链中所处的位置。编址时同种类型输入或输出点的模块在链中按与主机的位置递增。

S7-200系统扩展对输入/输出端口编址的组态规则为：

1）对于同类型输入或输出点的模块按I/O链中顺序进行编址，而不受其位置是否连续。

2）对于数字量，输入/输出映像寄存器的单位长度为8位（1个字节），本模块实际I/O位数按字节未满8位的，未用位不能分配给I/O链的后续模块（即后续模块编址必须从又一连续字节开始）。

3）对于模拟量输入，以2个字节（1个字）递增方式来分配地址空间。

4）对于模拟量输出，以2个字递增方式来分配地址空间。例如，某系统所需的数字量输入24点、数字量输出点为20点、模拟量输入6点、模拟量输出2点。如果系统选用主机CPU224，为满足系统需要可以有多种不同扩展模块的选取组合，并且各模块在I/O链中的位置排列方式也可能有多种。扩展I/O模块链及编址如下。。2.3.2S7-200PLC模块外部接线

1.输入端口接线

PLC是通过I/O点与外界建立联系的，用户必须灵活掌握I/O点与外部设备的连接关系和配电要求。

2.输出端口接线CPU224模块外围接线图

3.CPU224模块外围接线图：

CPU224集成14输入/10输出共24个数字量I/O点。注意：在实际应用中，用户应参考相应PLC的CPU用户手册，正确进行I/O连接及配电要求（电源的正/负极和电压值）。2.4S7-200PLC内部编程资源2.4.1S7-200PLC编程软元件

编程软元件是PLC内部具有不同功能的存储器单元，每个单元都有唯一的地址，在编程时，用户只需记住软元件的符号地址即可。为了方便不同的编程功能需要，存储器单元作了分区，即PLC内部根据软元件的功能不同，分成了许多区域，如输入寄存器、输出寄存器、位存储器、定时器、计数器、通用寄存器、数据寄存器及特殊功能存储器等。2.4.2软元件类型及功能

1.输入继电器（I）

输入继电器又称输入过程映象寄存器，它和PLC的输入端子相连，用于接收外部开关信号的控制。

输入继电器外接控制开关及内部等效电路图

2．输出继电器（Q）

输出继电器又称输出过程映象寄存器，它和PLC的输出端子相连，可以作为负载的控制信号。输出继电器类似与继电器控制系统中的中间继电器。输出继电器外接控制及内部等效电路图

3．特殊继电器（SM）

特殊继电器的某些位（特殊标志位）具有特殊功能或用来存储系统的状态变量、控制参数和信息。其中：

SM0.0：PLC运行（RUN）指示位，该位在PLC运行时始终为1。

SM0.1：该位在PLC由STOP转入RUN时，该位为ON一个扫描周期，常用作调用初始化子程序。

SM0.2：若保持数据丢失，则该位在一个扫描周期中为1。

SM0.3：开机后进入RUN方式，该位将ON一个扫描周期。

SM0.4：该位提供了一个周期为一分钟、占空比为0.5的时钟脉冲，可作为简单延时使用。

SM0.5：该位提供了一个周期为一秒钟、占空比为0.5的时钟脉冲。

在每个扫描周期的末尾，由S7-200更新这些位。

4．通用辅助继电器（M）通用辅助继电器（又称位存储区或内部标志位）在PLC中没有输入/输出端子与之对应。5．变量存储器（V）变量存储器用来存储变量，存放程序执行过程中数据处理的中间结果。6．局部变量存储器（L）局部变量存储器用来存放局部变量。

7．顺序控制继电器（S）顺序控制继电器称为状态器或状态元件，是顺控继电器指令的重要元件。8．定时器（T）定时器是PLC中常用的编程软元件，主要用于累计时间的增量。定时器的工作过程与继电器控制系统的时间继电器类同，如T24

。9．计数器（C）计数器是用来累计输入脉冲的个数，如C24。

。

10．累加器（AC）

累加器是用来暂存数据的寄存器。S7-200提供了4个32位的累加器：AC0、AC1、AC2、AC3。11．模拟量输入/输出映像寄存器（AI/AQ）

模拟量输入映像寄存器用以存放A/D转换后输入的16位的数字量，如：AIW2；模拟量输出映像寄存器用以存放需要进行D/A转换的16位的数字量，如：AQW2。12．高速计数器（HC）

高速计数器可累计比CPU的扫描速度更快的事件。2.5S7-200SMARTPLC系统配置

西门子S7-200SMARTPLC（简称S7-200SMART）是在保留S7-200诸多优点的基础上，增加了CPU的I/O点数，网络接口和通信功能更加强大，CPU执行速度等性能优势明显提高，编程软件界面与S7-200几乎一样，但操作更加方便，指令系统与S7-200基本相同。2.5.1S7-200SMART的功能特点1）CPU配置更加灵活。2）速度提高。3）强大的通信功能。4）CPU集成了MicroSD槽口，支持通用的MicroSD卡6）编程软件友好、功能强大、使用方便。5）内部集成了可达3路晶体管输出的高速脉冲输出，脉冲频率可以达到100kHz，支持PWM/PTO输出方式以及多种运行模式。6）编程软件友好、功能强大、使用方便。S7-200SMART编程软件（Step7MicrowinSMART）的窗口可以浮动，可以方便的布置工作台、支持分屏工作，方便的程序注释功能等。2.5.2S7-200SMARTCPU模块

S7-200SMARTCPU有6种模块，配备标准型和经济型供用户选择，其中经济型CPUCR40模块价格低，无扩展功能，可以直接通过单机本体满足一般控制系统需求。其余的均为标准型，具有可扩展功能，可满足对I/O规模有较大需求。1.CPU模块2.CPU技术规范（1）经济型CPUCR40S7-200SMARTCPUCR40为经济型CPU模块，继电器输出，220VAC供电，数字量输入/输出点数为24DI/16DO（输出点每点额定电流最大2.0A，每个公共端额定电流最大10.0A），用户程序区12KB，用户数据区8KB，一个以太网端口，一个RS485串口，无扩展功能，高速计数器频率最高30kHz。（2）标准型CPU-SR20/SR40/SR60其主要技术规范如下。1）CPU数字量输入/输出点数分别为12DI/8DO、24DI/16DO和36DI/24DO。2）最大数字量I/O点数分别为148、168、188点。3）可扩展4个模块。4）最大可扩展模拟量点数24点。5）用户程序区分别为12KB、24KB和30KB，用户数据区分别为8KB、16KB和20KB，可以内置一个信号板。6）一个以太网端口、一个RS485串口、一个附加串口。7）高速计数器频率最高可达60kHz。（3）标准型CPU-ST40/ST60

其主要技术规范同如下。1）CPU数字量输入/输出点数分别为24DI/16DO和36DI/24DO。2）最大数字量I/O点数分别为148、168、188点。3）可扩展4个模块。4）最大可扩展模拟量点数24点5）用户程序区分别为12KB、24KB和30KB，用户数据区分别为8KB、16KB和20KB，可以内置一个信号板。6）高速计数器频率最高可达60kHz。2.5.3S7-200SMART扩展模块1.信号板S7-200SMART信号板可以直接安装在CPU本机上，安装拆卸方便。2.数字量I/O扩展模块输入输出模块EMDR16,输入点数8，输出点数8。3.模拟量扩展模块常用的模拟量I/O扩展模块如下。1）模拟量输入模块EMAI04，模拟量输入4路，0～20mA或电压输入，分辨率11位数字量。2）模拟量输出模块EMAQ02，模拟量输出2路，0～20mA或电压输出，电流输出负载阻抗≤500Ω）。2.5.4S7-200SMART的I/O编址及外部端口接线1.S7-200SMART的I/O编址

S7-200SMART的I/O编址同S7-200PLC类同，其地址分配如下。1）CPU的固定I/O编址以I0.0/Q0.0为起始地址，依据其I/O点数递增。2）信号板的起始地址为I7.0/Q0.7，模拟量输出地址为AQW12。3）I/O扩展模块的地址取决于模块在I/O链接中的排列位置顺序编号如下。

模块0（紧靠CPU）起始地址为I8.0/Q8.0，模拟量地址为AIW16/AQW16。

模块1起始地址为I12.0/Q12.0，模拟量地址为AIW32/AQW32。

模块2起始地址为I16.0/Q16.0，模拟量地址为AIW48/AQW48。

模块3起始地址为I20.0/Q20.0，模拟量地址为AIW64/AQW64。2.S7-200SMART外部端口接线S7-200SMART外部端口接线包括交流电源的接线（L1相线、N零线）、模块DC24V（L+和M）、保护接地、输入端口和输出端口接线。S7-200SMARTPLC（CPUCR40,交流电源、继电器输出，24DI/16DO）典型模块端口外部接线如下。实验项目：PLC硬件连接及简单程序本章小结：作业：谢谢收看！

第3章S7-200系列PLC

基本指令及应用

指令是编程软件能够识别、计算机能够执行的命令。

在S7-200系列PLC的编程软件中，支持梯形图LAD（ladder）、语句表STL（StatementList）等编程语言来编制用户程序。梯形图和语句表是最基本、最常用的PLC编程语言。3.1S7-200系列PLC编程软件、编程规约

3.1.1编程软件使用S7-200PLC，首先要在PC机上安装STEP7-Mirco/WIN编程软件；使用S7-200SMARTPLC，则需要在PC机上安装STEP7-Mirco/WINSMART编程软件。用户应按照编程软件规定的编程语言（指令格式）编写PLC应用程序。

在STEP7-Mirco/WIN和STEP7-Mirco/WINSMART软件环境下，同一程序可以使用梯形图、语句表和功能块图三种不同的编程语言进行编程，可以直接进行显示切换.PLC应用程序编辑、编译和下载可以通过上位机运行集成编程软件来实现。STEP7-Mirco/WIN和STEP7-Mirco/WINSMART软件指令格式基本相同。STEP7-Micro/WINV4.0窗口组件

STEP7-Mirco/WIN窗口组件2.S7-200指令基本格式及编程规约

指令基本格式：

（1）LAD（梯形图）使用类似于电气控制形式的符号来描述指令要执行的操作，以符号上的数据表示需要操作的数据。例如：

（2）STL指令一般由助记符和操作数组成。

例如：LD I0.1

//LD:取指令操作码;I0.1:输入位操作数.

（3）.操作数的表示方法指令中的操作数一般由两部分组成：标识符和参数。例如：操作数I0.1:

I表示输入映像寄存器，0.1表示I寄存器0字节中的第1位输入点。

操作数Q1.0:

Q表示输出映像寄存器，1.0表示Q寄存器1字节中的第0位输出位。

操作数VB

200：

V表示变量存储器区域；B表示8位数据（字节）；200表示字节地址。

操作数VW200：

V表示变量存储器区域；W表示16位数据（字）；200表示字地址。S7-200PLC梯形图编程规约：

使用梯形图编程时应符合以下规约。1）每个网络单元（即输出单元）构成一个梯级，每个网络必须以触点开始，网络结束（右侧）为输出单元。2）一个网络可有若干个线圈，不能在网络上串联一个以上线圈（即不能在一个网络的一条水平线上放置多个线圈）。3）梯形图中，输入、输出及其他软继电器或指令的触点，可以任意重复使用。4）同一编号的线圈在同一程序中不得使用多次。5）线圈或指令盒不能直接与左母线连接。6）触点可以任意并联和串联，多个线圈和指令盒也可以并联使用。7）编程应按“上繁下简、左繁右简”原则进行。8）编程时，以假设电路中概念电流（能流）的理解方式为出发，更能确保程序的正确性。9）对于子程序、中断程序，不能按一般计算机常规编程思想编写梯形图，否则会出现梯形图程序执行情况与编程者本来意图不一致的结果。3.2

基本逻辑指令

3.2.1触点输入/线圈驱动输出指令

（1）取指令:LDbit

启动梯形图任何逻辑块的第一条指令时，对应输入端点连接开关导通，触点bit闭合.

bit：触点位地址（下同）。（2）取反指令:LDNbit

启动梯形图任何逻辑块的第一条指令时，对应输入端点连接开关导通，触点bit断开。

（3）=（Out）指令线圈驱动指令（输出指令），在梯形图中必须放在最右端。例：下图程序中的I0.0由PLC外接常开按钮控制，I0.1由常闭按钮控制1）当输入常开按钮SB1闭合时，执行LD指令，I0.0为ON，Q1.0为ON，输出线圈KM1得电。2）当输入常闭触点SB2未按下（闭合）时，由于执行LDN指令，常闭位I0.1为OFF，Q1.1为OFF，输出线圈KM2失电。3）当输入常闭触点SB2按下（断开）时，则常闭位I0.1为ON，Q1.1为ON，输出线圈KM2电得；3.2.2～3.2.5.逻辑与、或及逻辑块指令（1）逻辑“与”指令A

逻辑“与”指令A（And）：用于动合触点的串联连接（串联在一起的所有触点全部闭合时输出才有效）。（2）逻辑“与非”指令AN

逻辑“与非”指令AN（AndNot）：用于动断触点的串联连接。例：逻辑与指令梯形图及语句表示例（3）逻辑“或”指令A（4）逻辑块“与”指令ALD（AndLoad）：用于并联电路块的串联连接。（5）逻辑块“或”指令OLD（OrLoad）： 用于串联电路块的并联连接。例：ALD指令梯形图及语句表示例3.2.6置位/复位指令

（1）置位指令S：

Sbit,N

功能：从bit（位）开始的N个元件（位）置0并保持。（2）复位指令RRbit,N

功能：从bit（位）开始的N个元件（位）置1并保持。3.2.7立即指令立即指令又称加I指令，其格式为在LAD符号内或STL的操作码后加入“I”。

AI bit 立即“与”指令

LDI bit 立即取立即指令（Immediate）不受PLC扫描工作方式的限制，可以对输入、输出点进行立即读写操作并产生其逻辑作用。3.2.8.边沿触发指令

（1）上升沿微分指令

EU

指令功能：当其执行条件从OFF变为ON时，其作用是在上升沿产生一个扫描周期的脉冲。上升沿微分指令的LAD格式由常开触点中加入符号“P”构成。（2）下降沿微分指令

ED

指令功能：当其执行条件从ON变成OFF时，其作用是在下降沿产生一个扫描周期的脉冲。下降沿微分指令的LAD格式由常开触点中加入符号“N”构成。

3.2.9.堆栈操作指令堆栈操作指令包含：1）LPS（LogicPush）：逻辑入栈指令（分支电路开始指令）。2）LRD（LogicRead）：逻辑读栈指令3）LPP（LogicPop）：逻辑出栈指令（分支电路结束指令）。4）LDS（LogicStack）：装入堆栈指令。堆栈操作梯形图及语句表指令示例：3.2.10.取反指令/空操作指令1.取反指令NOT2.空操作指令NOP空操作指令NOP，不影响程序的执行3.4定时器指令3.3.1.基本概念及定时器编号（1）S7-200系列PLC提供了三种类型的定时器，即：通电延时定时器（TON）、断电延时定时器（TOF）和保持型通电延时定时器（TONR）。（2）S7-200系列PLC定时器分辨率（S）可分为三个精度等级：1ms、10ms和100ms。（3）定时器编号可提供用户定时器位（输出触点）的状态及定时器当前所累计的定时时间。定时器的编号格式为：

Tn（n为常数）例如：T0、T33、T255。（4）定时器定时时间T为定时器的分辨率S与定时器设定值PT的乘积。 即T=S×PT3.3.2.通电延时定时器（TON）TON用于通电后单一时间间隔的计时。

TON：接通延时定时器指令助记符；

Tn：定时器编号；

IN：定时器定时输入控制端；

PT：定时设定值输入端。

输入端（IN）接通时，定时器位为OFF，定时器开始从当前值0（加1）开始记时，当前值大于等于设定值时（PT=1～32767），定时器位变为ON，定时器对应的常开触点闭合。输入端断开时，定时器复位，即当前值被清零，定时器位为OFF。

3.3.3断电延时定时器TOF（Off-DelayTimer）

断电延时定时器（TOF）用于断电后的单一时间间隔计时。【例】用定时器设计延时接通/延时断开电路，实现输入I0.0和输出Q0.1的时序图及程序如下图所示。接通延时型定时器梯形图、语句表指令示例:3.3.4保持型通电延时定时器TONR保持型通电延时定时器TONR用于对许多间隔的累计定时，具有记忆功能。保持型通电延时定时器梯形图、语句表指令、时序图示例3.3.5定时器当前值刷新方式

在S7-200PLC的定时器中，由于定时器的分辨率不同，其刷新方式是不同的常用的定时器的刷新方式有1ms、10ms、100ms三种。

（1）1ms定时器1ms定时器由系统每隔1ms对定时器和当前值刷新一次，不与扫描周期同步。扫描周期较长时，定时器在一个周期内可能多次被刷新，或者说，在一个扫描周期内，其定时器位及当前值可能要发生变化。

（2）10ms定时器10ms定时器执行定时器指令时开始定时，在每一个扫描周期开始时刷新，每个扫描周期只刷新一次。

（3）100ms定时器100ms定时器在执行定时器指令时，才对定时器的当前值进行刷新。应保证每一扫描周期内同一条100ms定时器指令只执行一次。

在使用时一定要注意根据使用场合和要求来选择定时器3.4计数器指令

3.4.

1.基本概念及计数器编号

（1）S7-200PLC提供了三种类型的计数器，递增计数器CTU、递减计数器CTD、增减计数器CTUD。

（2）在S7-200PLC控制程序中，是通过对计数器的编号来使用计数器的。

计数器的编号格式为：Cn（n为常数）

例如：C50

（3）计数器编号在程序中可作为计数器位（输出触点）的状态及计数器当前所累计的计数脉冲个数，3.4.2.递增计数器CTUCTU：递增计数器指令助计符；

Cn：计数器编号；

CU：计数脉冲输入端；

R：复位输入端；

PV：设定值。

当复位输入（R）无效时，计数器开始对计数脉冲输入（CU）的上升沿进行加1计数，若计数当前值大于等于设定值（PV）时，计数器位被置ON，计数器继续计数直到32767；当复位输入（R）有效时，计数器复位，计数器位变为OFF，当前值清零。递增计数器梯形图、语句表指令示例及时序图：3.4.3.递减计数器CTD

CTD为递减计数器指令助计符；Cn为计数器编号；CD为减计数脉冲输入端；LD为复位脉冲输入端；PV为设定值。3.4.4

增减计数器CTUDCU为加计数脉冲输入端；CD为减计数脉冲输入端；R为复位输入端；PV为设定值。3.5比较指令比较指令运算符及格式比较指令用来比较两个数IN1和IN2的大小。在梯形图中，满足比较关系式给出的条件时，触点接通。比较指令是通过取指令LD、逻辑与指令A、逻辑或指令O操作码分别加上数据类型符号B（字节）、I（W）（整数）、D（双整数）、R（实数）进行组和实现编程的。

比较运算符有以下6种。=（比较IN1是否等于IN2）

＜＞

（比较IN1是否不等于IN2）>

（比较IN1是否大于IN2）<（比较IN1是否小于IN2）>=（比较IN1是否大于等于IN2）<=（比较IN1是否小于等于IN2）

比较指令格式:例：

网络1：整数比较取指令，IN1为计数器C5的当前值，IN2为常数20，当C5的当前值大于等于20时，比较指令触点闭合，M0.0=1。网络2：实数比较逻辑与指令，IN1为双字存储单元VD1的数据，IN2为常数100.7，当VD1小于100.7时，比较指令触点闭合，该触点与I0.1逻辑与置M0.1=1。网络3：字节比较逻辑或指令。

3.6程序控制指令程序控制指令包括：跳转、循环、看门狗、停止、结束及子程序调用等指令。3.6.1跳转指令跳转指令又称转移指令，程序中使用跳转指令可以根据对不同条件的判断，选择不同的程序段执行程序。跳转指令格式：3.6.2循环指令循环指令由循环开始指令FOR、循环体和循环结束指令NEXT组成。指令格式如下：EN：循环控制输入端；

INDX：设置指针或当前循环次数计数器；

INIT：计数初始值；

FINAL：循环计数终值。功能：在循环控制输入端有效时且逻辑条件INDX<FINAL满足时，反复执行FOR和NEXT之间的循环体程序，每执行一次循环体，INDX自增加1，直至当前循环计数器值大于终值时，退出循环。3.6.3看门狗复位指令WDR

看门狗复位指令WDR（WatchDogReset）实际上是一个监控定时器，在梯形图中以线圈形式编程。

该指令的定时时间为300ms（由系统设置）。CPU每次扫描到该指令，则延时300ms后PLC被自动复位一次。WDR指令执行过程如下。1）如果PLC正常工作时扫描周期小于300ms，在WDR定时器未到定时时间，系统开始下一扫描周期，WDR定时器不起作用。2）如果外界干扰使程序死机或运行时间超过300ms，则监控定时器不再被复位，定时时间到后，PLC将停止运行，重新启动，返回到第一条指令重新执行。3.6.4子程序将实现某一控制功能的一组指令设计在一个模块中，该模块可以被随机多次调用执行，每次执行结束后，又返回到调用处继续执行原来的程序，这一模块称为子程序。（1）建立子程序运行编程软件→在“编辑”（Edit）菜单中的“插入”（Insert）选项→选择“子程序”（Subroutine），默认的程序名是SBR_N。（2）子程序调用指令格式：

CALLSBR_0SETP7-Micro/WINV4.0环境下建立子程序子程序调用指令示例程序:注：（子程序SBR_1未列出）3.6.5“与”ENO指令ENO是LAD中指令盒的布尔能流位输出端。在指令盒的能流输入EN有效且执行指令盒操作没有出现错误时，ENO置位，表示指令成功执行。AENO指令示例如图所示，其功能是在执行整数加法指令ADD_I没有发生错误时，ENO置1，作为中断连接指令ATCH（第5章介绍）的使能控制位信号，调用中断子程序INT_0。3.7位逻辑指令应用学校作息时间自动打铃控制程序：I0.0为起动按钮，I0.1为停止按钮，起动后状态保存至M0.0；起动后秒计数器C0按秒加一，60秒为一个周期；C1对C0输出计数（按1分钟为单位）。实验项目：1.基本逻辑指令编程2.三人简单抢答器项目3.交通灯控制系统本章小结：作业：谢谢收看！

第4章PLC开关量及顺序控制梯形图程序设计方法

前面所介绍的S7-200基本指令，可以设计一般的顺序、选择和循环程序，其设计方法具有很大的随机性。

对于一些较复杂的程序结构，为了便于编程，可以使用顺序控制的编程方法，S7-200PLC还提供了专用的顺序类型控制指令。4.1PLC逻辑量程序设计方法

PLC程序设计方法有继电器电路结构转换法、经验设计法、逻辑设计法和顺序控制设计。

4.1.1基于继电器电路结构的梯形图程序设计方法

根据继电器电路来设计PLC梯形图，是设计PLC梯形图的简捷、直观有效的方法。图4-1是继电器自锁电路转换为PLC控制电路及梯形图程序。图a)为继电器电路；图c)为转换后的PLC端口接线，SB1、SB2控制功能和继电器电路完全一样；图b)为转换后的PLC梯形图程序。可以看出，梯形图程序和继电器电路结构基本相同，只不过继电器电路中的停止（常闭）按钮，在梯形图中必须对应为常开触点，否则电路不能正常工作。4.1.2梯形图经验设计方法

所谓的经验设计法是指利用已有的设计经验（一些典型的控制程序、控制方法等），对其进行重新组合或改造，再经过多次反复修改，最终得出符合要求的控制程序。4.1.3梯形图逻辑设计法

由于电气控制线路与逻辑代数有一一对应的关系，因此对开关量的控制过程可用逻辑代数式表示、分析和设计，逻辑代数设计法基本步骤如下。

1）根据控制要求列出逻辑代数表达式。

2）对逻辑代数式进行化简。

3）根据化简后的逻辑代数表达式设计梯形图。下图为由功能图转换为逻辑代数表达式，由梯形图程序描述逻辑代数。4.2PLC功能图概述4.2.1功能图基本概念

功能图也称功能流程图，它是专用于工业顺序控制程序设计的一种方法，是一种功能描述语言。利用功能图可以向设计者提供控制问题描述方法的规律，能完整地描述控制系统的工作过程、功能和特性。

功能图结构包括：顺序结构选择性分支结构并发性分支结构循环结构复合结构4.2.2功能图结构1.顺序结构顺序结构也称为单流程。

0、1、2为状态又称流程步或工作步。表示控制系统中的一个稳定状态。状态左（右）侧为动作，表示状态需要执行的功能操作。3）两个状态之间用一个有向线段表示转移（从一个状态变化为另一个状态的切换条件）。

2.选择性分支结构选择性分支结构是指下一个状态是多分支状态，但只能转入其中的某一个控制流状态。具体进入哪个状态，取决于控制流前面转移条件（A、C、F）为真的分支。

3.并发性分支结构如果某一个状态的下面需要同时启动若干个状态流，这种结构称为并发性分支结构。4循环结构循环结构用于一个顺序过程的多次重复执行。4.3顺序控制梯形图设计方法

所谓顺序控制，也就是按照生产过程规定的操作顺序，把生产过程分成各个操作段，在输入信号的控制下，根据过程内部运行的规律、要求和输出对设备的控制，按顺序一步一步地进行操作。顺序控制的设计步骤如下。

1）首先将被控制对象的工作过程按输出状态的变化分为若干步，并指出工步之间的转换条件和每个工步的控制对象，以此确定PLC输入输出端口分配。

2）以步为核心，画出顺序功能图。

3）选择适应的顺序控制设计方法，将功能图转换为梯形图程序。顺序控制设计（功能图转换为梯形图）方法包括起保停电路、置位复位指令、移位寄存器指令及专用PLC顺序控制指令设计方法4.4顺序控制指令及应用4.4.1.顺序控制指令

S7-200PLC编程环境提供了三条顺序控制指令，其指令的格式、功能及操作数形式为：

LSCR指令（在前）：为功能图中一个状态的开始。

SCRE指令（在后）：为这个状态的结束。

LSCR指令操作对象bit为顺序控制继电器S中的某个位（范围为S0.0~S31.7），当某个位有效时，激活所在的SCR段。S中各位的状态用来表示功能图中的一种状态。顺序状态转移指令SCRT：该指令操作数bit置位激活下一个SCR段的状态，使下一个SCR段开始工作，同时使该指令所在段停止工作，状态器复位。2.示例使用顺序控制指令将功能图转换为梯形图示例：3.顺序指令使用说明

顺序控制指令由于自身的特殊性及其操作数据的有限范围，在使用时应注意以下几个方面顺

1）顺序控制控指令仅对顺序控制继电器元件S的位有效。由于S具有一般继电器的功能，所以，也可以使用其它逻辑指令对S进行操作；

2）SCR段程序能否执行取决于该状态器（S位）是否被置位，SCRE与下一个LSCR之间可以安排其它指令，但它们不影